飞思卡尔S12系列(基于MC9S12XET256MAA和/MC9S12XEP100)锁存器资料总结和分享
最近在公司做项目,用到飞思卡尔S12系列芯片,为了让自己养成良好习惯,以后每做一部分,都会总结出来,方便自己和他人。
今天讲讲飞思卡尔锁存器部分。
CRG时钟合成寄存器(SYNR)
读:任何时刻;写:除CLKSEL 寄存器中的PLLSEL=1时的任何时刻。
VCOFRQ1,VCOFRQ0: 这2位用于确定压控振荡器VCO的增益以获得频率最佳稳定性并锁定。为了IPLL正常工作,必须根据表2-7中的实际VCO时钟频率配置这2位值。
PLL时钟频率以及由PLL产生的MCU总线时钟频率由下列公式计算:
式中,SYNDIV的值由SYNR寄存器中的BIT5~BIT0确定,REFDIV值由REFDV寄存器中的BIT5~BIT0确定,POSTDIV值由POSTDIV寄存器中的BIT4~BIT0确定。
2.6.2 CRG时钟参考分频寄存器(REFDV)
读:任何时刻;写:除CLKSEL 寄存器中的PLLSEL=1时的任何时刻。
REFFRQ1,REFFRQ0:这2位用于配置PLL内部滤波器以获得频率最佳稳定性并锁定。为了IPLL正常工作,必须根据表2-8中的实际REF时钟频率设置这2位值。
REFDV5~REFDV0:这6位用于确定前述公式中的REFDV值。
2.6.3 CRG时钟后分频寄存器(POSTDIV)
读:任何时刻;写:除CLKSEL寄存器中的PLLSEL=1时的任何时刻。
如果POSTDIV=0x00,则fPLL= fVCO。如果POSTDIV≠0,则PLLCLK频率fPLL和VCOCLK频率fVCO之间关系由下列公式计算:
fPLL = fVCO/(2×POSTDIV)
POSTDIV4~POSTDIV0:这5位用于确定公式中的POSTDIV值。
2.6.4 CRG标志寄存器(CRGFLG)
读:任何时刻;写:参考每位各自的写条件。
RTIF:实时中断标志位。在实时时钟周期最后,置位RTIF。该位通过写1清除,写0无效。如果CRGINT寄存器中的实时中断使能(RTIE=1),则RTIF置位将产生中断请求。
• 0表示未发生RTI超时;
• 1表示已发生RTI超时。
PORF:上电复位标志位。当上电复位发生时, 置位PORF。该位通过写1清除,写0无效。
• 0表示上电复位未发生;
• 1表示上电复位已发生。
2.6.5 CRG时钟选择寄存器(CLKSEL)
读:任何时刻;写:参考每位各自的写条件。
以下仅介绍和PLL相关位,其他位请读者参考MC9S12XS128数据手册。
PLLSEL:PLL选择位。任何时刻可写。当LOCK=0时,该位写1无效,这能够防止选择不稳定的PLLCLK作为系统时钟。当MCU进入自时钟模式、停止模式或者PLLWAI置位且进入等待模式时,则PLLSEL位清除。
• 0表示系统时钟由OSCCLK分频(fBUS = fOSC/2);
• 1表示系统时钟由PLLCLK分频(fBUS = fPLL/2)。
PLLWAI:等待模式下PLL停止控制位。任何时刻可写。如果PLLWAI置位,进入等待模式前,CRG将清除PLLSEL位;在等待模式期间,PLLON位保持置位,但IPLL模块断电。退出等待模式,如果使用PLL时钟,需要软件置位PLLSEL。
• 0表示等待模式下IPLL继续工作;
• 1表示等待模式下IPLL停止工作。
2.6.6 CRG IPLL控制寄存器(PLLCTL)
读:任何时刻;写:参考每位各自的写条件。
以下仅介绍和PLL相关位,其他位请读者参考MC9S12XS128数据手册。
CME:时钟监控使能位。除SCM=1时的任何时刻可写。
• 0表示禁止时钟监控功能;
• 1表示允许时钟监控功能。时钟变慢或停止将引起时钟监控复位或自时钟模式。
PLLON:锁相环启动位。除PLLSEL=1时的任何时刻可写。PLLON置位启动IPLL电路。自时钟模式下,启动IPLL,读取PLLON位为最近一次写入值。
• 0表示关闭IPLL;
• 1表示启动IPLL。
FM1,FM0:IPLL频率调制使能位。除PLLSEL=1时的任何时刻可写。这2位允许选择VCOCLK的附加频率调制模块以降低VCO噪声。调制频率是fREF除以16。表2-9列出频率调制幅值选择。
SCME:自时钟模式使能位。正常模式下可以写一次,特殊模式下任何时刻可写。当工作在自时钟模式下(SCM=1)时,SCME不能被清除。
• 0表示检测到晶振时钟失效 ,引起时钟监控复位;
• 1表示检测到晶振时钟失效,MCU进入自时钟模式。
2.6.7 CRG中断使能寄存器(CRGINT)
读:任何时刻;写:任何时刻。
RTIE:实时中断(RTI)使能位。该位使能允许RTIF产生中断请求。
• 0表示禁止RTI中断请求;
• 1表示允许RTIF中断请求。
LOCKIE:锁定中断(LOCKI)使能位。该位使能允许LOCKIF产生中断请求。
• 0表示禁止LOCKI中断请求;
• 1表示允许LOCKIF中断请求。
SCMIE:自时钟模式中断(SCMI)使能位。该位使能允许SCMIF产生中断请求。
• 0表示禁止SCMI中断请求;
• 1表示允许SCMIF中断请求。
在程序中配置锁相环的步骤如下:
1、禁止总中断;
2、寄存器CLKSEL的第七位置0,即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK,在PLL程序执行前,内部总线频率为OSCCLK/2.
CLKSEL_PLLSEL=0时,系统时钟由外部晶振直接提供,系统内部总线频率=OSCCLK/2(OSCCLK为外部晶振频率)。
CLKSEL_PLLSEL=1时,系统时钟由锁相环提供,此时系统内部总线频率=PLLCLK/2 (PLLCLK为锁相环倍频后的频率)。
3、禁止锁相环PLL,即PLLCTL_PLLON=0。当PLLCTL_PLLON=0时,关闭PLL电路。当PLLCTL_PLLON=1时,打开PLL电路。
4、根据想要的时钟频率设置SYNR和REFDV两个寄存器。SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算
计算公式是: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)
其中,PLLCLK为PLL模块输出的时钟频率;OSCCLK为晶振频率;SYNR、REFDV分别为寄存器SYNR、REFDV中的值。
这两个寄存器只有在PLLSEL=0时才能够写入(这里就是第二步的设置原因所在了)。
5、打开PLL,即PLLCTL_PLLON=1。
6、CRGFLG_LOCK位,确定PLL是否稳定。
当锁相环PLL电路输出的频率达到目标频率的足够小的误差范围内时,LOCK位置1,此时说明PLLCLK已经稳定,可以作为系统的时钟了。该位在正常情况下为只读位。
7、PLLCLK稳定后,允许锁相环时钟源PLLCLK为系统提供时钟,即CLKSEL_PLLSEL=1。
/*
********************************************************************************
* File: mcu.c
* By : Clark
* Version: V1.0
* Date: 2018.10.17
* History: 2018.10.17 V1.0 1.the base version 初始版本
********************************************************************************
* 软件版本: CodeWarrior IDE version 5.9.0
* 芯片: MC9S12XET256Maa
* 晶振: 8MHZ
* 锁相环时钟: 16MHZ
* 总线时钟:8.000MHz
* 备注: fbus是总线频率,fpll是锁相环频率,fvco是压控振荡器频率,fosc是晶振频率if(PLLSEL==0) fbus=fosc/2;if(PLLSEL==1) fbus=fpll/2; fpll=fosc* (SYNDIV+1)/(POSTDIV*(REFDIV+1));fpll=fvco/(2*POSTDIV);fvco=2*fosc* (SYNDIV+1)/(REFDIV+1);若POSTDIV=0,fpll=fvco,若POSTDIV!=0, fpll=fvco/(2*POSTDIV);从板晶振为8M,即fosc=8M,设置总线时钟频率fbus=8M, fpll=16M,fvco=32M,fref=8M
********************************************************************************
*/#include "derivative.h" /*包括外围声明 */
#include "mcu.h" //包含除锁相环之外的其他函数声明等,与本函数无关/*
********************************************************************************
* MCU_BusClock_Init
* 输入:无
* 输出:无
* 时钟源:外部晶振8MHz
* 备注: fbus是总线频率,fpll是锁相环频率,fvco是压控振荡器频率,fosc是晶振频率if(PLLSEL==0) fbus=fosc/2;if(PLLSEL==1) fbus=fpll/2; fpll=fosc* (SYNDIV+1)/(POSTDIV*(REFDIV+1));fpll=fvco/(2*POSTDIV);fvco=2*fosc* (SYNDIV+1)/(REFDIV+1);若POSTDIV=0,fpll=fvco,若POSTDIV!=0, fpll=fvco/(2*POSTDIV);从板晶振为8M,即fosc=8M,设置总线时钟频率fbus=8M, fpll=16M,fvco=32M,fref=8M
********************************************************************************
*/
void MCU_BusClock_Init(void)
{ CLKSEL=0x00; //关锁相环PLLCTL_PLLON=1; //开启锁相环// 配置#1 fosc:8MHz fref:8MHz fvco:32MHz fpll:16MHz fbus = 8MHz;SYNR = 0x01; //SYNDIV=1REFDV = 0x80; //fref=8MHZ,REFDIV=0,POSTDIV = 0x01; //POSTDIV=1;// 间隔两个时钟周期,等待PLL稳定_asm(nop); //空指令,等待PLL稳定_asm(nop);// 开启PLLwhile( CRGFLG_LOCK ==0 ) ; // 等待锁相环稳定CLKSEL_PLLSEL=1; //PLL启用}
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