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写文章的初衷是为了和更多的人相互交流和学习，当然也希望能帮助到一些初学者。

test bench是FPGA开发中很关键的一个部分，可以给大型FPGA项目开发节约大量的时间，进行逻辑仿真是非常有必要的一步，希望初学者重视起来。使用编译软件quartus或者vivado等等和modelsim进行关联仿真，这种调用方法显的比较繁琐，本文使用的是直接在modelsim中建立工程进行编译和仿真。

本人使用的是编译环境是quartus13.0(64位)，使用的是VHDL语言，仿真工具是modelsim SE 10.1a。选择的芯片器件是Arria V：5AGXMB3G4F35I5.

以一个很简单的例子来说明一下testbench的架构和使用方式，这里仿真不涉及具体功能，而是对一个RAM的IP核进行最简单的读写仿真。

1、

首先使用quartus13.0建立一个空的工程test，在空工程中直接生成一个RAM的IP核(这里IP核全部使用默认设置)：

2、

使用modelsim建立一个新工程：

3、

将刚在quartus生成的ramT.vhd文件复制到生成的modelsim工程目录下(当然进行文件区分是好的习惯):

4、

在modelsim中将这个上面文件添加到工程中(右键project空白处)：

5、

生成一个新文件命名ramTb作为我们的testbench文件，在文件中可以书写测试程序(modelsim的代码编辑器很不好用，推荐使用Notepad++来完成代码书写)：

6、 两个文件都在工程中，然后使用modelsim进行全编译：

7、 编译通过后就可以进行仿真了：

8、 然后就可以进行一些仿真操作，比如将信号添加到波形文件中，直观观察输入输出，判定逻辑是否正确：

9、如果测试程序或者功能程序有修改，则退出当前仿真，修改完成后跳转第6步再开始仿真。

library ieee; --调用的库

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_arith.all;

entity ramTb is --测试脚本的实体没有输入输出

end ramTb;

architecture beha of ramTb is

component ramT is --声明元件，需要进行仿真的顶层文件，这里就是我们需要仿真的ram。

port(

clock: IN STD_LOGIC := '1';

data: IN STD_LOGIC_VECTOR (7 DOWNTO 0);

rdaddress: IN STD_LOGIC_VECTOR (4 DOWNTO 0);

wraddress: IN STD_LOGIC_VECTOR (4 DOWNTO 0);

wren: IN STD_LOGIC := '0';

q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)

);

end component;

--==========================信号定义==========================

signal clock : std_logic := '0';

signal data : std_logic_vector(7 downto 0) := (others => '0');

signal rdaddress : std_logic_vector(4 downto 0) := (others => '0');

signal wraddress : std_logic_vector(4 downto 0) := (others => '0');

signal wren : std_logic := '0';

signal q : std_logic_vector(7 downto 0) := (others => '0');

--==========================end===============================

signal rst : std_logic := '0';

constant clkPeriod : time := 20 ns; --主时钟定义 50Mhz

signal cnt : integer range 0 to 255 := 0;

begin

uut : ramT --例化元件，相当于调用上面声明的器件

port map(

clock => clock,

data => data,

rdaddress => rdaddress,

wraddress => wraddress,

wren => wren,

q => q

);

clkPro : process --此进程生成测试时钟

begin

clock <= '0';

wait for clkPeriod/2;

clock <= '1';

wait for clkPeriod/2;

end process;

rstPro : process --初始化复位(本工程可以不用此进程)

begin

rst <= '1';

wait for 500 ns;

rst <= '0';

wait;

end process;

simuliPro : process(clock,rst) --此进程是仿真激励，也就是输入，敏感量一定要填写

begin

if rst='1' then

cnt <= 0;

data <= (others => '0');

wren <= '0';

rdaddress <= (others => '0');

wraddress <= (others => '0');

elsif rising_edge(clock) then

if cnt<10 then --循环向ram写入数据，跳过0地址

cnt <= cnt + 1;

wren <= '1';

wraddress <= wraddress + '1';

data <= data + '1';

elsif cnt<20 then --将写入的数据读出

cnt <= cnt + 1;

wren <= '0';

wraddress <= (others => '0');

rdaddress <= rdaddress + '1';

else

rdaddress <= (others => '0');

end if;

end if;

end process;

end beha;