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计算机科学与技术学院计算机组成原理实验报告书实 验 名 称班 级学 号姓 名指 导 教 师日 期成 绩八位补码加/减法器的设计与实现实验 1 八位补码加/减法器的设计与实现一、实验目的1.掌握算术逻辑运算单元(ALU)的工作原理。2.熟悉简单运算器的数据传送通路。3.掌握 8 位补码加/减法运算器的设计方法。4.掌握运算器电路的仿真测试方法二、实验任务1.设计一个 8 位补码加/减法运算器(1)参考图 1,在 QUARTUS II 里输入原理图,设计一个 8 位补码加/减法运算器。(2)创建波形文件,对该 8 位补码加/减法运算器进行功能仿真测试。(3)测试通过后,封装成一个芯片。2.设计 8 位运算器通路电路参考下图,利用实验任务 1 设计的 8 位补码加/减法运算器芯片建立运算器通路。3.利用仿真波形,测试数据通路的正确性。设定各控制信号的状态,完成下列操作,要求记录各控制信号的值及时序关系。(1)在输入数据 IN7~IN0 上输入数据后,开启输入缓冲三态门,检查总线BUS7~BUS0 上的值与 IN0~IN7 端输入的数据是否一致。(2)给 DR1 存入 55H,检查数据是否存入,请说明检查方法。(3)给 DR2 存入 AAH,检查数据是否存入,请说明检查方法。(4)完成加法运算,求 55H+AAH,检查运算结果是否正确,请说明检查方法。(5)完成减法运算,分别求 55H-AAH 和 AAH-55H,检查运算结果是否正确,请说明检查方法。(6)求 12H+34H-56H,将结果存入寄存器 R0,检查运算结果是否正确,同时检查数据是否存入,请说明检查方法。三、实验要求(1) 做好实验预****掌握运算器的数据传送通路和 ALU 的功能特性。(2) 实验完毕,写出实验报告,内容如下:① 实验目的。② 实验电路图。③ 按实验任务 3 的要求,填写下表,以记录各控制信号的值及时序关系。表中的序号表示各控制信号之间的时序关系。要求一个控制任务填一张表,并可用文字对有关内容进行说明。序号nsw-busnR0-BUSLDR0LDR1LDR2     mnalu-busIN7~IN0BUS7~BUS0④仿真波形及仿真结果的分析方法、分析过程和分析结果。⑤实验体会与小结。四、实验预****内容1.实验电路设计原理及思路说明本实验利用基本逻辑门电路设计一位全加器(FA),如表 1:表 1-一位全加器(FA)电路的输入输出信号说明输入信号信号名称AiBi说明加数加数Ci输出信号 SiCj低位输入的进位和运算产生的进位然后以此基础上实现八位补码加/减法器的设计,考虑到实现所需既可以实现加法又可以实现减法,所以使用了一个 M 输入来进行方式控制加减。2. 实验电路原理图实验参考电路如下图所示,下图(a)是 1 位全加器的电路原理图,图(b)是由 1 位全加器采用行波进位方法设计的多位补码加/减法运算器。图 1-多位补码加/减法运算器原理图图 2-8 位运算器通路原理图3. 实验电路功能说明表 2-一位全加器(FA)功能表输入输出Ci000011Bi001100Ai010101Si011010Cj0001011111010111M0011表 3-M 与 Bi 异或关系原理图Bi0101M 异或 Bi0110当 M 为 0 时,Bi 与 M 值无关,当 M 为 1 时,Bi 取反。也就是当 M 为 0 时,执行加法运算,反之进行减法运算。FA 实现 Ai 与(Bi 异或 M)的加法运算,再加上 Ci 输出 Si输入输出输入表 4-图 4 功能端口解析接口A[7..0]B[7..0]MS[7..0]OVER表 5-图 3 功能端口解析接口IN[7..0]nsw-busnalu-busnR0-BUS解析8 位信号输入(加/被减数)8 位信号输入(加/减数)控制信号(0 加,1 减)输出 8 位计算结果溢出信号(0 不溢出,1 溢出)解析8 位信号输入控制输入信号(0 有效,1无效)控制输入信号(0 有效,1无效)控制输入信号(0 有效,1无效)LDR0LDR1LDR2m输出 BUS[7..0]时钟信号,上升沿有效时钟信号,上升沿有效时钟信号,上升沿有效溢出信号(0 不溢出,1 溢出)8 位信号输出注:的 AGN 和 BGN 接口与 74374b 的 OEN 接口都是低电平有效,nsw-bus,nalu-bus 和 nR0-BUS 控制器件的输入,当输入 0 时,输入有效,否则无效的 CLK 接口为上升沿有效,当 LDR 的时钟处于上升沿,即 0->1 变化时,输入有效4. 器件的选型本实验用到以下基本逻辑器件:异或门,一位加法器 FA,7486 等表 6-一位全加器(FA)电路所用主要器件清单名称AND

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