Quartus模拟仿真实现简单的CPU逻辑运算单元

题目要求：

看到题目，很多小伙伴可能不知道高阻态是个啥玩意咧（尤其是我们计院这些不懂硬件的学生），这里普及一下高阻态的概念：

高阻态是数字电路三态门中输出状态的一种，它的输出既不是高电平也不是低电平，相当于浮空状态。如果高阻态再输入下一级电路的话，对下级电路无任何影响，等同于没接入上级电路。如果用万用表测的话，有可能是高电平也有可能是低电平。

在verilog中，高阻态用z表示，比如4位寄存器，如果想使其每一位输出无效（即高阻态），则赋值语句是： v = 4'bzzz

其余的功能就非常好实现了，这里采用行为建模的方式，类似于C语言的算法，便于各位计院大佬理解；且代码简洁，干净利落！

代码如下：

module Unidad_Logica_de_Algoritmo(op0, op1, s, oe, clk, r);input clk, oe; // OE是使能信号，低电平有效input[3:0] op0; // 第一个操作数input[3:0] op1; // 第二个操作数input[2:0] s; // 选择开关，不同的值（具体见题目描述）进行不同的运算output[3:0] r; // 输出值reg[3:0] r; // 因为r在always代码块中被赋值，所以需要定义为寄存器类型always @(posedge clk) // D触发器上升沿触发beginif(oe == 1'b1)beginr = 4'bzzzz; // 输出高阻态endelsebeginif(s == 3'b000) // PLUSbeginr <= op0 + op1;endelse if(s == 3'b001) // MINUSbeginr <= op0 - op1;endelse if(s == 3'b100) // ANDbeginr <= op0 & op1;endelse if(s == 3'b101) // ORbeginr <= op0 | op1;endelse if(s == 3'b110) // XORbeginr <= op0 ^ op1;endendend
endmodule

波形图模拟仿真如下：

1. 高阻态情况：

2. 异或：

3. 按位或：

4. 按位与：

5. 加法和减法：

2022.08.15更新：

根据逻辑函数表达式推导，我设计了一种结构与行为混合建模的方式。

这里采用带进位的四位全加器，其每一位的运算结果位和进位位通过列真值表
和画卡诺图化简的方式，推导出逻辑递推表达式，然后将它们存入各自的寄存器中，舍
弃掉最后的进位值，只保留四位寄存器中的加减运算结果，并将第一位进位初值设为 0，
表示之前没有进位。

根据第二章的分析，此处应采用带加法/减法切换功能的 4 位全加器实现。首先定义
进位位

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