UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。在嵌入式设计中，UART用于主机与辅助设备通信，如汽车音响与外接AP之间的通信，与PC机通信包括与监控调试器和其它器件，如EEPROM通信。

UART 通信在使用前需要做多项设置，最常见的设置包括数据位数、波特率大小、奇偶校验类型和停止位数。
        数据位（Data bits）： 该参数定义单个 UART 数据传输在开始到停止期间发送的数据位数。 可选择为： 5、 6、 7 或者 8（默认）。
        波特率（Baud）：是指从一设备发到另一设备的波特率，即每秒钟可以通信的数据比特个数。 典型的波特率有 300, 1200, 2400, 9600, 19200, 115200 等。一般通信两端设备都要设为相同的波特率，但有些设备也可设置为自动检测波特率。
        奇偶校验类型（Parity Type）：是用来验证数据的正确性。奇偶校验一般不使用，如果使用，则既可以做奇校验（Odd）也可以做偶校验（Even）。在偶校验中，因为奇偶校验位会被相应的置 1 或 0（一般是最高位或最低位），所以数据会被改变以使得所有传送的数位（含字符的各数位和校验位）中“1”的个数为偶数；在奇校验中，所有传送的数位（含字符的各数位和校验位）中“1”的个数为奇数。奇偶校验可以用于接受方检查传输是否发送生错误，如果某一字节中“1”的个数发生了错误，那么这个字节在传输中一定有错误发生。如果奇偶校验是正确的，那么要么没有发生错误， 要么发生了偶数个的错误。如果用户选择数据长度为 8 位，则因为没有多余的比特可被用来作为奇偶校验位，因此就叫做“无奇偶校验（Non） ”。
        停止位（Stop bits）： 在每个字节的数据位发送完成之后，发送停止位，来标志着一次数剧传输完成，同时用来帮助接受信号方硬件重同步。 可选择为： 1（默认）、 1.5 或者 2 位。

按照一个完整的字节包括一位起始位、 8 位数据位、 一位停止位即总共十位数据来算，要想完整的实现这十位数据的发送，就需要 11 个波特率时钟脉冲， 第 1 个脉冲标记一次传输的起始， 第 11 个脉冲标记一次传输的结束，如下所示：

Uart_Tx.v

//========================================
//  Filename        :   Uart_Tx.v
//  Created On      :   2022-2-26
//  Last Modified   :   2022-2-26
//  Author          :   Ritian73
//  Description     :   Uart_Tx
//  Baud_Set        baud
//      0           9600
//      1           19200
//      2           38400
//      3           57600
//      4           115200
//  Clk   50M
//========================================
module Uart_Tx(input    Rst_n,input Send_En,input   [7:0]Data_Byte,input    [2:0]Baud_Set,input Clk_50M,output  reg Uart_Tx_Data,output reg Tx_Done
); //波特率选择
reg [15:0]baud_cnt;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)baud_cnt<=16'd5207;else begincase(Baud_Set)   //baud_cnt等于波特率周期/时钟周期(20ns) 例9600：104167ns/20ns=52080: baud_cnt <=  16'd5207; //96001:    baud_cnt <=  16'd2603; //192002:   baud_cnt <=  16'd1301; //384003:   baud_cnt <=  16'd867;  //576004:   baud_cnt <=  16'd433;  //115200default baud_cnt<=16'd5207;endcaseend
end
//计数器
reg [15:0]div_cnt;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)div_cnt <= 16'd0;else if(Send_En)beginif(div_cnt == baud_cnt)begindiv_cnt <= 16'd0;            endelsediv_cnt <= div_cnt + 1'd1;endelsediv_cnt <= 16'd0;
end
//数据位循环计数
reg [3:0]data_cnt;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)data_cnt <=    4'd0;else if(data_cnt == 4'd10)begindata_cnt <= 4'd0;endelse if(div_cnt ==   baud_cnt)begindata_cnt <= data_cnt + 1'b1;        endelse data_cnt <= data_cnt;
end
//发送完成标志
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)Tx_Done <= 1'd0;else if(data_cnt == 4'd10)beginTx_Done <=  1'd1;endelse Tx_Done <= 1'd0;
end//数据寄存
reg [7:0]Data_Byte_Reg;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)Data_Byte_Reg <= 8'd0;else if(Send_En)beginData_Byte_Reg <= Data_Byte;endelse beginData_Byte_Reg <= Data_Byte_Reg;end
end
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)Uart_Tx_Data <= 1'd1;else begincase(data_cnt)   //baud_cnt等于波特率周期/时钟周期(20ns) 例9600：104167ns/20ns=52080:   Uart_Tx_Data <=  1'b1; //1:    Uart_Tx_Data <=  1'b0; //START2:   Uart_Tx_Data <=  Data_Byte_Reg[0];3:    Uart_Tx_Data <=  Data_Byte_Reg[1];4:    Uart_Tx_Data <=  Data_Byte_Reg[2];5:    Uart_Tx_Data <=  Data_Byte_Reg[3];6:    Uart_Tx_Data <=  Data_Byte_Reg[4];7:    Uart_Tx_Data <=  Data_Byte_Reg[5];8:    Uart_Tx_Data <=  Data_Byte_Reg[6];9:    Uart_Tx_Data <=  Data_Byte_Reg[7];10:   Uart_Tx_Data <=  1'b1; //STOPdefault Uart_Tx_Data <=   1'b1;endcaseend
end
endmodule

Uart_Tx_Tb.v

`timescale 1ns / 1ps
//========================================
//  Filename        :   Uart_Tx_Tb.v
//  Created On      :   2022-2-26
//  Last Modified   :   2022-2-26
//  Author          :   Ritian73
//  Description     :   Uart_Tx_Tb
//  Baud_Set        baud
//      0           9600
//      1           19200
//      2           38400
//      3           57600
//      4           115200
//  Clk   50M
//========================================
module Uart_Tx_Tb();reg Rst_n;reg   Send_En;reg [7:0]Data_Byte;reg  [2:0]Baud_Set;reg   Clk_50M;wire    Uart_Tx_Data;wire   Tx_Done;Uart_Tx Uart_Tx(.Rst_n(Rst_n),.Send_En(Send_En),.Data_Byte(Data_Byte),.Baud_Set(Baud_Set),.Clk_50M(Clk_50M),.Uart_Tx_Data(Uart_Tx_Data),.Tx_Done(Tx_Done)
);     initial  Clk_50M = 1;always#10 Clk_50M =~Clk_50M;initial beginRst_n = 0;#201;Baud_Set = 3'd2;#201;Send_En = 1;#201;Data_Byte = 8'b01010101;#20100;Rst_n = 1;#200;@(posedge Tx_Done);  Send_En = 0;#201;Baud_Set = 3'd4;#201;Data_Byte = 8'b10101010;     #10000;Send_En = 1;  #200;@(posedge Tx_Done);  Send_En = 0;#20000;$stop;end
endmodule

仿真图片

串口接收时序图：

Uart_Rx.v

//=======================================================================
// Filename           : Uart_Rx.v
// Author             : Ritian73
// Created On         : 2022-02-27 21:37
// Last Modified      :
// Description        :
//  Baud_Set        baud
//      0           9600
//      1           19200
//      2           38400
//      3           57600
//      4           115200
//  Clk   50M
//=======================================================================
module Uart_Rx(input  Clk_50M,input  Rst_n,input  Uart_Rx_Data,input  [2:0]Baud_Set,output reg[7:0]Data_Byte,output reg Rx_Done
);
//波特率选择
reg [15:0]baud_cnt;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)baud_cnt<=16'd5207;else begincase(Baud_Set)   0:  baud_cnt <=  16'd5207; //96001:    baud_cnt <=  16'd2603; //192002:   baud_cnt <=  16'd1301; //384003:   baud_cnt <=  16'd867;  //576004:   baud_cnt <=  16'd433;  //115200default baud_cnt<=16'd5207;endcaseend
end
//单 bit 异步信号同步设计
reg Uart_Rx_Sync1;
reg Uart_Rx_Sync2;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)beginUart_Rx_Sync1 <= 1'b0;Uart_Rx_Sync2 <= 1'b0;endelse beginUart_Rx_Sync1 <= Uart_Rx_Data;Uart_Rx_Sync2 <=  Uart_Rx_Sync1;end
end//上升沿检测
reg Uart_Rx_Reg1;
reg Uart_Rx_Reg2;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)beginUart_Rx_Reg1 <= 1'b0;Uart_Rx_Reg2 <= 1'b0;endelse beginUart_Rx_Reg1 <= Uart_Rx_Sync2;Uart_Rx_Reg2 <= Uart_Rx_Reg1;end
endwire Uart_Rx_Negedge;
assign Uart_Rx_Negedge = (!Uart_Rx_Reg1 & Uart_Rx_Reg2) ;reg  Uart_Rx_Flag;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)Uart_Rx_Flag <= 1'b0;else if(Uart_Rx_Negedge == 1'b1 && Uart_Rx_Flag ==  1'b0 )Uart_Rx_Flag <= 1'b1;else if(Rx_Done == 1'b1)Uart_Rx_Flag <= 1'b0;elseUart_Rx_Flag <= Uart_Rx_Flag;
end//计数器
reg [15:0]div_cnt;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)div_cnt <= 16'd0;else if(Uart_Rx_Flag)beginif(div_cnt == baud_cnt)begindiv_cnt <= 16'd0;           endelsediv_cnt <= div_cnt + 1'd1;endelsediv_cnt <= 16'd0;
end//数据位循环计数
reg [3:0]data_cnt;
reg Uart_Rx_Voltage;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)data_cnt <=    4'd0;else if(data_cnt == 4'd10)begindata_cnt <= 4'd0;endelse if(div_cnt ==   baud_cnt/2)begindata_cnt <= data_cnt + 1'b1;Uart_Rx_Voltage  <= Uart_Rx_Sync2;      endelse data_cnt <= data_cnt;
end//数据寄存
reg [7:0]Data_Byte_Reg;
always@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)beginData_Byte <= 8'd0;Rx_Done <= 1'b0;endelse if(data_cnt ==  4'd10)beginData_Byte <= Data_Byte_Reg;Rx_Done <= 1'b1;endelse beginData_Byte <= Data_Byte;Rx_Done <= 1'b0;end
endalways@(posedge Clk_50M or negedge Rst_n)beginif(!Rst_n)Data_Byte_Reg <= 8'd0;else begincase(data_cnt)   0:        ;   1:  ;//START2:  Data_Byte_Reg[0] <= Uart_Rx_Voltage ;3: Data_Byte_Reg[1] <= Uart_Rx_Voltage ;4: Data_Byte_Reg[2] <= Uart_Rx_Voltage ;5: Data_Byte_Reg[3] <= Uart_Rx_Voltage ;6: Data_Byte_Reg[4] <= Uart_Rx_Voltage ;7: Data_Byte_Reg[5] <= Uart_Rx_Voltage ;8: Data_Byte_Reg[6] <= Uart_Rx_Voltage ;9: Data_Byte_Reg[7] <= Uart_Rx_Voltage ;10:     ;  //STOPdefault Data_Byte_Reg <=  Data_Byte_Reg;endcaseend
end
endmodule

Uart_Rx_Tb.v

`timescale 1ns / 1ps
//=======================================================================
// Filename           : Uart_Rx_Tb.v
// Author             : Ritian73
// Created On         : 2022-02-27 21:37
// Last Modified      :
// Description        :
//  Baud_Set        baud
//      0           9600
//      1           19200
//      2           38400
//      3           57600
//      4           115200
//  Clk   50M
//=======================================================================
module Uart_Rx_Tb();reg  Clk_50M;reg  Rst_n;reg  Uart_Rx_Data;reg  [2:0]Baud_Set;wire [7:0]Data_Byte;wire Rx_Done;Uart_Rx Uart_Rx(.Clk_50M(Clk_50M),.Rst_n(Rst_n),.Uart_Rx_Data(Uart_Rx_Data),.Baud_Set(Baud_Set),.Data_Byte(Data_Byte),.Rx_Done(Rx_Done)
);    initial  Clk_50M = 1;always#10 Clk_50M =~Clk_50M;initial beginRst_n = 0;#1001;Baud_Set = 3'd4;    //115200#1001;Uart_Rx_Data = 1'b1;#1001;Rst_n = 1;#1001;Uart_Rx_Data = 1'b0;//START#8680;Uart_Rx_Data = 1'b1;//Bit0#8680;Uart_Rx_Data = 1'b0;//Bit1#8680;Uart_Rx_Data = 1'b1;//Bit2#8680;Uart_Rx_Data = 1'b0;//Bit3#8680;Uart_Rx_Data = 1'b1;  //Bit4 #8680;Uart_Rx_Data = 1'b0;  //Bit5 #8680;Uart_Rx_Data = 1'b1;  //Bit6 #8680;Uart_Rx_Data = 1'b0;  //Bit7 #8680;Uart_Rx_Data = 1'b1;  //STOP#10000;$stop;end
endmodule

仿真图片

串口回环仿真

Uart.v

`timescale 1ns / 1ps
//=======================================================================
// Filename           : Uart.v
// Author             : Ritian73
// Created On         : 2022-02-28 20:37
// Last Modified      :
// Description        :
//  Baud_Set        baud
//      0           9600
//      1           19200
//      2           38400
//      3           57600
//      4           115200
//  Clk   50M
//=======================================================================
module UART(input Clk_50M,input Rst_n,input Send_En,input [7:0]Data_Byte_In,output  [7:0]Data_Byte_Out,output Tx_Done);wire Uart_Tx_Data;
Uart_Tx Uart_Tx(.Rst_n(Rst_n),.Send_En(Send_En),.Data_Byte(Data_Byte_In),.Baud_Set(3'd4),.Clk_50M(Clk_50M),.Uart_Tx_Data(Uart_Tx_Data),.Tx_Done(Tx_Done)
);
Uart_Rx Uart_Rx(.Clk_50M(Clk_50M),.Rst_n(Rst_n),.Uart_Rx(Uart_Tx_Data),.Baud_Set(3'd4),.Data_Byte(Data_Byte_Out),.Rx_Done()
);
endmodule

Uart_Tb.v

`timescale 1ns / 1ps
//=======================================================================
// Filename           : Uart_Tb.v
// Author             : Ritian73
// Created On         : 2022-02-28 20:37
// Last Modified      :
// Description        :
//  Baud_Set        baud
//      0           9600
//      1           19200
//      2           38400
//      3           57600
//      4           115200
//  Clk   50M
//=======================================================================
module Uart_Tb();reg Clk_50M;reg Rst_n;reg Send_En;reg [7:0]Data_Byte_In;wire [7:0]Data_Byte_Out;wire Tx_Done;UART UART(.Clk_50M(Clk_50M),.Rst_n(Rst_n),.Send_En(Send_En),.Data_Byte_In(Data_Byte_In),.Data_Byte_Out(Data_Byte_Out),.Tx_Done(Tx_Done));initial  Clk_50M = 1;always#10 Clk_50M =~Clk_50M;initial beginRst_n = 0;#1001;Data_Byte_In=8'h56;#1001; Rst_n = 1;   #1001;     Send_En = 1;#1001;@(posedge Tx_Done);  #1001;Send_En = 0;#1001;Data_Byte_In=8'h73;#1001;Send_En = 1;#1001;@(posedge Tx_Done);  Send_En = 0;#10000;$stop;end
endmodule

仿真图片

缺点：一个数据位只进行了一次采样，而且对起始位停止位未进行数据校验，所以本代码抗干扰能力较差。

待改进：可以进行波特率自动矫正，不用手动设置波特率。

（挖坑，有时间改进）

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