Cache and Memory Subsystem

Intel Nehalem微架构的每个处理器核包括一个一级指令高速缓存，一个一级数据高速缓存，以及一个二级混和式（指令与数据）高速缓存。单个物理处理器封装可以包含多个处理器核，以及处理器核之外的一些共享的子系统集合（统称为核外uncore），例如共享的三级缓存，集成的内存控制器等。以Intel Core i7处理器为例，核外部分包括一个被所有处理器核共享的混和式三级缓存，Intel QuickPath Interconnect（QPI）以及相关的硬件逻辑等。

一级缓存和二级缓存都是回写式的，但是是非包含式(non-inclusive)缓存。共享的三级缓存是回写式的，而且是包含式 (inclusive) 缓存。这样，任何位于一级缓存（指令或数据），二级缓存中的缓存行必定也存在于三级缓存中。三级缓存之所以设计为包含式的，主要是为了节省处理器核之间的缓存嗅探(snoop)流量。下图简单表示了各级缓存之间的包含关系。

下表列出了各级缓存的性能特征。特别要注意的是，三级缓存的访问延迟是可变的，可以看作是处理器频率与核外频率的比值的某个函数关系，即

L3 Latency = f(processor frequency / uncore frequency)

注：事实上，处理器运行频率通常高于核外运行频率。

表：高速缓存的性能数据参数（以Intel Core i7处理器为例）

Level

Capacity

(Bytes)

Associativity

(Ways)

Line Size

(Bytes)

Latency

(clocks)

Throughput

(clocks)

Write Udpate Policy

L1D

32K

8

64

4

1

Writeback

L1I

32K

4

N/A

N/A

N/A

N/A

L2

256K

8

64

101

Varies

Writeback

L3 (Shared)2

8M

16

64

35-40+2

Varies

Writeback

注1：软件可感知的延迟随着访问模式和其他因素会产生变化。

注2：最小的L3延迟是35的周期，此时处理器核频率与核外频率相等。

Intel Nehalem微架构实现了两级地址转换旁查缓冲区(TLB)。第一级有独立的数据TLB和指令TLB构成。DTLB0为数据访问提供地址转换，它有64个条目支持4KB的数据页面和32个条目支持更大的页面。ITLB0为指令访问提供地址转换，它有64个条目（每线程）支持4KB的指令页面和7个条目（每线程）支持更大的页面。

二级TLB (STLB)是混和式的，处理对4KB页面的数据或指令访问，所有的条目都是4路相联。当ITLB或者DTLB查询未命中时，会将查询转发到二级TLB。下面列出了各级TLB的参数指标：

  • DTLB0 4KB: 64 entries / large pages: 32 entries
  • ITLB0 4KB: 64 entires / large pages: 7 entries
  • STLB 4KB: 512 entries (for both data and instruction)

注： STLB并不支持大存储器页面的转换查询。

DTLB0未命中但是STLB命中会有7个周期的性能损失。由于与流水线中其他操作的重叠，通常软件感知不到TLB查询导致的延迟。只有当DTLB0被用于某些分发情形时，软件才能感知到这种类型的性能下降。大多数的二级TLB未命中以及执行页面未命中处理程序导致的延迟是非阻塞性的。（参看原文如下：）

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