基于verilog流水灯设计

使用verilog语言实现流水灯设计并进行仿真波形验证如下：

下面是在vivado下仿真截图：

流水灯顶层模块包括分频器和状态机组成

顶层模块如下：
module ledwater(
input clk,//时钟
input rst,//复位
input x,//工作模式控制为0从右往左，为1从左往右
input [1:0]speed,//流水的速度控制,speed 01速度最快0.24s 到最慢依次是 11 :0.48s 10:0.96s 00:1.92s
output reg [7:0] Y
);

下述几个模块：

module debounce(
input clk,
input reset,
input noisy,
output reg clean
);
parameter NDELAY = 650000;
parameter NBITS = 20;
reg [NBITS-1:0] count;
reg xnew;
always @(posedge clk)
if (reset) begin xne

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