小长假结束后的第三个工作日，你们是否还记得节前的直播课内容嘞？温故而知新，在学习新东西的时候，记得多回顾，

直播中大家遇到的问题已经整理出来了，老师们已经做了详细的回答，如果还有不理解的地方，可以在EDA365电子论坛或者电巢APP寻求老师以及同行友人的帮助。

彭老师--高速PCB设计之SI分析第2期

1. 考虑端口匹配的情况下，差分线间距对差(插)损有什么影响？

• 通常端口匹配情况下，要根据单板的具体叠层信息来调整影响差分阻抗的参数。

• 松耦合的损耗在低频时(不同的案例有不同的频率临界点)IL稍微大一些，在高频时(不同的案例有不同的频率临界点)IL大一些，但是都相差较小。

• 仅仅以案例的中的一个方面进行仿真不能代表所有情况，建议可对叠层其他参数做调整，保持线宽不变，间距变化再进行对比。

2. 电阻匹配放在发送端还是放在接收端？

• 端接匹配通常源端匹配和末端匹配都会有，要说哪种效果好，要根据具体的信号来看，做个简单的电路搭建，以驱动端的波形来分析过冲(此波形仅仅适用于本案例)，过冲U1

• 如果调整信号的Tr(上升时间)可能过冲会有不同，所以具体问题要具体分析。

 周老师--DDR SDRAM的演进与设计要领(上)

1. 怎么判定DDR的设计是合格的？

• 这个判定是要从各个方面来做的。首先，产品质量是设计出来的，从设计之初就要严格按照设计要求执行，如器件的选型，原理图设计，PDB设计与仿真等。

• 单板出来以后，就要靠完备的测试来保证DDR电路的可靠工作，基本的手段包括信号质量遍历测试，环境压力测试等等手段。

• 在高速的 DDR总线设计上，高低温测试是必不可少的。

2. 是不是EPOP工艺的DDR更有优势？不用走线？

• EPOP工艺集成度更高，对单板硬件设计来说的确屏蔽了很多设计细节。

• 但是EPOP的应用场景是受限的，只适合对集成度和功耗要求非常高的场景，比如手机和可穿戴设备上。

• 它的存储器容量是受封装限制的，也没有扩展性。

3. 片选是定义选择哪个颗粒？

• 片选是每个颗粒都有的，片选有效则芯片颗粒被选中。在多 RANK的DDR SDRAM设计中，片选用来选择不同的 RANK。

4.所以会不会以后的DDR都不用走线？

• 随着芯片集成度越来越高，原来的一些单板走线都会集成到芯片内部。

• 所以总体趋势应该是芯片复杂度越来越高，单板设计越来越简单。

• 但具体什么时候达到 DDR 完全被集成的程度，还不好判断。

5. 低温工作环境ddr相关有问题现象怎么排查？

• 一种方法是编写特定的测试程序，在低温环境下复现问题，找到根因。

• 还有一种办法我原来用过，就是在低温箱中单板出问题的情况下，用热风枪吹单板各个部位，看看是不是局部升温后就恢复正常了，那么可能就是这部分的问题。

6. 哪代DDR最好设计，是DDR3吗？

• 这个不好直接比较哪一代的 DDR 更好设计，从芯片技术进步角度看，最先进的一代最容易设计。

• 因为更多的功能集成到芯片内部了，比如 ODT的引入、校验管脚的引入、校准电阻等，都使得设计越来越简洁化，越来越可靠。但新一代的DDR时钟频率更高，电压更低，也给单板设计带来了新的挑战。

7. DDR对不同的CPU兼容吗？

• 只要遵从JEDEC标准的设计的 DDR 控制器，就可以兼容对应标准的 DDR 芯片颗粒。

8. ECC位置放在第一片还是最后一片？

• 控制器和内存条都会提供 ECC 的DQ 管脚。具体是哪一片，是根据布线情况来确定的，并不一定是第一片或最后一片。

9.DDR3/4正常跑最高频，功耗是多少？

• DDR3的最高时钟频率可以到达1066MHz，DDR4的最高时钟频率可以达到1866MHz。

• DDR SDRAM的功耗与工作模式相关性很大，需要根据具体的硬件场景和软件环境评估。

10.为什么现在市场上的存储芯片中，貌似DRAM的速率反而比SEAM要快很多？SRAM一般都是100M，200M左右？

• 原因是因为高速的 SRAM很贵，比如 DDR SRAM或 QDR SRAM，有500MHz以上的时钟频率，主要用在高速通信领域，对速度的要求很高，能够接受高成本。

• 另外一点就是通常有高速 SRAM需求的场景，芯片设计往往会把SRAM集成在一起，所以外部也看不到独立芯片。

11.我们实际使用DRAM的时候，是不是不用管precharge和refresh，DRAM芯片内部的控制器会自动处理？DRAM的驱动程序设计中，需要考虑吗？

• 一般来说，DRAM的相关驱动程序不需要太关注precharge和refresh的配置，DRAM控制器与DRAM颗粒自身有refresh机制保证。

• 但从硬件和芯片角度，要理解这个原理是很重要的，尤其是出了问题的时候，对原理的深刻理解会帮助我们解决疑难杂症。

12.可以推荐几本书吗？

• 个人建议，如果要学习DRAM的一些基础知识，首先是看厂家的芯片资料，比如datasheet和 technical note，会对芯片和工作原理做最全面的介绍。

• 其次推荐看youtube上一个NPTEL IIT Guwahati 的有关 DRAM的视频，讲解比较全面。

13.如果PCB上DDR4的地址控制信号仿真眼高不满足90/65，应该采取什么样的措施来增加信号眼高？

• 可能是匹配的问题，也可以看看走线还有没有优化缩短的余地，具体还得根据电路的器件和走线等情况确定。

• 做PCB的仿真确定问题是最方便的办法。

荣老师--FPGA国产化竞争性分析及选型之二

1. ATE与EVB测试有什么区别？

• ATE(Auto Test Equipment) 在测试工厂完成. 大致是给芯片的输入管道施加所需的激励信号，同时监测芯片的输出管脚，看其输出信号是否是预期的值。有特定的测试平台。

• SLT(System Level Test) 也是在测试工厂完成，与ATE一起称之为Final Test. SLT位于ATE后面，执行系统软件程序，测试芯片各个模块的功能是否正常。

• EVB(Evaluation Board) 开发板：软件/驱动开发人员使用EVB开发板验证芯片的正确性，进行软件应用开发。

2. FPGA验证和芯片验证哪个更有前途？

• 个人考虑不同，主要看是什么公司，在小公司这两个工作都差不多。

• 一般芯片验证要好些。FPGA原型验证岗位最尴尬之处在于它是没有完整项目计划表的，只能作为一个支撑辅助类的角色存在。

• 但FPGA涉及的知识面略广一些，往其它方面扩充知识也容易一些。原型验证人员从始至终就是站在系统的角度考虑最终的验证实现方案。

3. arm+FPGA选择Altera还是xilinx？

• 根据需求，大多情况都可以，看成本。从生态环境，技术支持，资料获取等，XILINX要好些(如zynq系列)。

• 考虑商用成本，也考虑考虑lattice，或国内厂家器件。

4. ISE/Vivado与quartus哪个好？

• 应该差距不大，各与特点。ISE是全代码开发风格，方便大规模系统的开发，Quartus既有图形界面开发方式又有代码的开发方式，感觉更容易入门，但并不适合大规模系统开发。

• Xilinx现在已经不更新ISE了，但是自顶向下VHDL开发还是首选ISE作为开发工具，Vivado在FPGA的开发流程以及时序分析这块都有了比较大的改变。Xilinx强推Vivado以及HLS，Altera也推出了opencl开发的SDK，感觉Altera在开发工具这块没有Xilinx那么用力

• vivado只是Xilink家的FPGA上用于逻辑设计和逻辑仿真的工具，并生成能够写入FPGA的文件。

5. 如何查询受限器件？

• 可以在www.wassenaar.org/control-lists，详细清单点击以上网页的WA-LIST(18)文件链接。

6. 国产化的器件判断标准是什么？

• 定义不是很明确。一般分为自主级，可控级，受限级。

• 如自主级指由国内厂商设计，在国内自主工艺线上制造，采用国产材料加工后道工艺，由国内有资质第三方认可检测检验。

7. SEU主要在军工和航天考虑吗？多个相同单元同时发生SEU概率？

• 民用领域也需要考虑，特别是存储敏感数据RAM，选择器件型号需考虑。XILINX和INTEL都支持器件自校验和修复。数据RAM的失效问题可以通过在设计里加校验来减缓或修正。

• FPGA某一单元有可能发生SEU，但连续两个相同单元同时发生SEU，在有限工作时间内，几乎不可能发生。

——END——EDA365电子论坛已经推出5月直播计划：

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