我在verilog中test_bench中遇到这样的问题，记录一下。

timescale 1ns / 1ps

基本知识：1ns=1000ps
含义为：时延单位为1ns，时延精度为1ps。

简而言之，前面是总时间，后面是每个单元的时间间隔。

#的使用

#是延时的意思，跟timescale中的时延单位有关。

`timescale 1ns / 1psmodule top_add5_tb();reg                a=0;reg                b=0;wire           c;top_add5 top_add5_inst(.a(a),.b(b),.c(c));initial begina=0;b=0;#1a=0;b=1;#1a=1;b=1;#1a=1;b=0;#10;$stop;end
endmodule

这里的#1就是时延1ns，跟timescale后面之前的数字单位保持一致。

Verilog中#的使用与理解相关推荐

Verilog中上升沿触发的理解
在HDLBits中有一道题, 对于8位向量中的每一位,检测输入信号何时从一个时钟周期的0变化到下一个时钟周期的1(正边缘检测).输出位应该在发生0到1转换后的周期,如下示意图所示: 给出的答案为: m ...
Verilog初级教程（15）Verilog中的阻塞与非阻塞语句
文章目录前言正文阻塞赋值非阻塞赋值往期回顾参考资料以及推荐关注前言本文通过仿真的方式,形象的说明阻塞赋值以及非阻塞赋值的区别,希望和其他教程相辅相成,共同辅助理解. 正文阻塞赋值阻 ...
Verilog初级教程（12）Verilog中的generate块
文章目录前言正文 generate for generate if generate case 参考资料本系列博文前言 verilog中的generate块可以称为生成块,所谓生成,可以理解为 ...
Verilog初级教程（11）Verilog中的initial块
文章目录前言正文语法格式 initial块是用来干什么的? initial块何时开始又何时结束? 一个模块中允许有多少个initial块? 参考资料写在最后前言仿真中通常会依次执行一组Ve ...
FPGA之道（37）Verilog中的编写注意事项
文章目录前言 Verilog中的编写注意事项大小写敏感 Verilog中的关键字范围定义的正确使用不要省略begin与end 注释中斜杠的方向编译指令中的前导符号混用阻塞和非阻塞赋值的危害 ...
FPGA之道（35）Verilog中的并行与串行语句
文章目录前言 Verilog的并行语句 Verilog连续赋值语句普通连续赋值语句条件连续赋值语句 Verilog程序块语句沿事件纯组合always 纯时序always 具有同步复位的alw ...
Verilog中关于case语句的优先级
对于这样的组合逻辑电路 always@(X) case(X) X1: X2: -- endcase 如果分支项包含变量X的所有取值情况,并且互相不重复,那么这样的情况,其实没有必要使用综合指令. (一 ...
Verilog中inout端口的使用方法
Verilog中inout端口的使用方法 (本文中所有Verilog描述仅为展示inout端口的用法,实际描述则需要更丰富的功能描述) Inout端口的使用在芯片中为了管脚复用,很多管脚都是双向的, ...
Verilog 中 wire 和 reg 数据类型区别
两者差别很大,完全不能取消. 在Verilog中,wire永远是wire,就是相当于一条连线,用来连接电路,不能存储数据,无驱动能力,是组合逻辑,只能在assign左侧赋值,不能在always @ 中 ...

Verilog中#的使用与理解

#的使用

Verilog中#的使用与理解相关推荐

最新文章

热门文章