触发器详解——（二）JK触发器

1、J-K电路结构

J-K触发器是时钟边沿敏感的基本存储单元。逻辑电路和逻辑符号如下图所示：
图1-1：J-K触发器电路结构

J-K触发器逻辑符号

2、J-K工作原理

在有效时钟的脉冲边沿没到达时，即clk=0，或者clk=1，或者clk由高电平跳转到低电平，与非门G3和G4将J与K端的输入信号屏蔽，触发器状态不受输入信号的影响，维持不变。
在时钟上升沿信号到来时，触发器的状态将会随着J与K的输入产生相应的变化。当J=0，K=0时，触发器的状态维持不变，Qn=Qn+1.
当J=0，K=1时，触发器被置成0状态，当J=1，K=0时，触发器被置成1状态，当J=1，K=1时，触发器翻转。由此可以得到触发器的特性表：
表2-1上升沿触发触发器特性表

由特性表可以总结出J-K触发器的特性方程：

由特性方程可知J-K触发器的状态转换图：

3、Verilog HDL语言描述J-K触发器

JK触发器：

module JK_Tri (j,k,clk,Q,Q1);input j,k,clk;output Q,Q1;reg Q;always@(posedge clk)begincase({j,k})2'b00:Q<=Q;2'b01:Q<=2'b0;2'b10:Q<=2'b1;2'b11:Q<=~Q;default:Q<=Q;endcaseendassign Q1=~Q;
endmodule

测试代码：

module JK_Tri_t;reg j,k,clk;wire Q,Q1;initialbeginclk=1'b0;forever #10 clk=~clk;endinitial beginj=1'b0;k=1'b0;#10 j=1'b0;k=1'b0;#20 j=1'b0;k=1'b1;#20 j=1'b1;k=1'b0;#20 j=1'b1;k=1'b1;endJK_Tri U1(.j(j),.k(k),.clk(clk),.Q(Q),.Q1(Q1));
endmodule

仿真波形

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