亚稳态

触发器数据进行改变时是需要一定的时间的，亚稳态就是指触发器输出端发生跳变时，在这个跳变时期的电平处于标准判断电平0和1之间的一种状态，如上图，当数据发生改变时，下一级触发器在前级触发器处于亚稳态时进行采样时，有一定的不确定性，可能被判断为0，也可能是1，从而会对整个逻辑电路造成不确定的严重影响，而亚稳态在跨时钟域设计中是不可避免的，但我们可以通过一些方法来提高系统数据采样的稳定性。

MTBF - mean time before failure

这个是指发生亚稳态的平均时间，在设计跨时钟域电路时，对于MTBF的计算也是至关重要的。从这个图中可以看出，MTBF与采样频率和数据跳变频率有非常大的关系，当采样频率和数据跳变频率较大时，MTBF就越小，也就是亚稳态发生的时间间隔越小，越有可能产生亚稳态。

同步器

理论

如上图，一般在跨时钟域设计中，两级触发器同步器是用的最多的一个设计方法，我们在将a时钟域的数据同步到b时钟域中时，第一级触发器出现亚稳态的可能性最大，因此在第一级触发器后面再级联一级触发器，在下一个b时钟上升沿到来的时候，数据便可以稳定的传入第二级触发器，因此将第二级触发器存储的数据作为同步到b时钟域的有效数据与后续逻辑进行计算。（这些分析就是针对触发器输出数据为1的时候的一个情况，为0的时候应该不会出现亚稳态，所以分析亚稳态的时候都是看跳变成高电平的情况。我是这样理解的，如有不对欢迎讨论。）
一般在verilog中可以这样设计：

always@(posedge bclk ){bq1_dat,bq2_dat} <= {adat,bq1_dat};

这些只是一般的设计，如果在高速设计中，一般设计成三级触发器同步器。一般级数越高MTBF就越大。

设计原则

在a时钟域信号同步到b时钟域信号之前，需要将a时钟域信号通过一个触发器来降低亚稳态的产生，如果是直接将组合逻辑产生的信号同步到b时钟域的话，会产生下图的时序故障。在bclk的控制下同步器可能会接收一些处理过程中的错误信号。

稳定的设计应当是这样的，在中间加一级触发器。

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FPGA CDC跨时钟域设计学习（一）亚稳态

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