FPGA项目开发之时钟规划

当我刚开始我的FPGA设计生涯时，我对明显更小、更不灵活的 FPGA（想想 XC4000XL / Clcyone3/4和 Spartan）和工具的非常简单的时钟规则之一是尽可能只使用单个时钟。当然，这并不总是可能的，但即便如此，时钟的数量仍然有限。

多年来，当我们转向功能更强大的设备和工具后，我们经常能发现自己的设计具有复杂的时钟结构，其中包括有源同步设备，如连接到处理器的 AXI 时钟、信号链时钟，并且需要处理跨时钟域问题（在视频应用中尤其常见）。

这意味着我们有一个复杂的时钟环境——一个很容易出现时钟错误的环境。这将导致时序很难收敛或更产生糟糕的情况，例如引入无意的时钟域交叉错误，从而导致数据或控制信号跟随损坏。

我们将从 7 系列FPGA开始我们的旅程。当我们考虑时钟规划时，我们需要确保使用设备内最合适的资源并了解其内部时钟架构。我们只需要简单的确保时钟信号连接到 IO 上适当的时钟引脚的日子已经一去不复返了。

时钟规划有两个方面。第一个来自设计本身的架构。在这里，在这个架构中，我们决定设计有多少时钟以及它们之间的关系。理想情况下，除了尽量减少使用的时钟数量外，我们还希望尽可能少地执行跨时钟域。

正是在这个时钟规划期间，我们可以绘制我们的初始时钟架构和相关的复位架构。时钟架构也是我们展示时钟域之间交互的地方，这是我们在编写第一行 HDL 或打开 Viv

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