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扇入、扇出系数

扇入系数是指门电路允许的输入端数目。一般门电路的扇入系数为1—5，最多不超过8。扇出系数是指一个门的输出端所驱动同类型门的个数，或称负载能力。一般门电路的扇出系数为8，驱动器的扇出系数可达25。扇出系数体现了门电路的负载能力。
一个模块的扇出数过大或过小都不理想，过大比过小更严重。一般认为扇出的上限不超过7。扇出过大意味着管理模块过于复杂，需要控制和协调过多的下级。解决的办法是适当增加中间层次。

一个模块的扇入是指有多少个上级模块调用它。扇入越大，表示该模块被更多的上级模块共享。这当然是我们所希望的。但是不能为了获得高扇人而不惜代价，例如把彼此无关的功能凑在一起构成一个模块，虽然扇人数高了，但这样的模块内聚程度必然低。这是我们应避免的。

设计得好的系统，上层模块有较高的扇出，下层模块有较高的扇人。其结构图像清真寺的塔，上面尖，中间宽，下面小。
多扇出问题，通常是指用一个节点驱动多个下级逻辑器件，此问题会严重影响FPGA布线的稳定性，设计的时候要多加注意，此时采用的是复制寄存器策略。

举个例子： CLK为系统时钟，M为1MHz方波信号，由于M信号驱动的模块较多，所以M的扇出较多，为了减少扇出，用系统时钟采样，将M信号驱动7个D触发器，然后将7个D触发器的输出端分给7个模块，这样每个复制点(DUP0~DUP6)平均扇出变为原来的1/7，M的信号扇出变为7，这样就减少了每个信号的扇出，优化了逻辑，也提高了设计的整体性能。简而言之，就是将一路信号用D触发器和CLK将其分成两路信号，或者是更多路的信号，再让这些信号来驱动下面的各个模块。

如何判断是系统的问题是由于多扇出而导致的呢。我是这样判断的，因为我的模块是一个一个写，一块一块的调试的，所以在分开调试的时候没有出任何问题，当所有的综合在一起的时候，就出现了有一个模块的信号总是不正常，单独调试该模块的时候又正常，然而这两个模块之间又没有什么交互信号，所以，就把问题定位在这个共用信号的驱动能力上了，最终曾加了D触发器，解决了这个问题。

另外经高手指点，还有一种方法是将这个频率信号放在CLK的管脚上，因为时钟管脚的驱动能力比一般的IO口要大一些，所以也就能够带动更多的逻辑门。

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