嵌入式---时钟结构

CPU正常工作需要有合适的时钟信号，包括ARM核使用的CCLK时钟，和芯片外设使用的PCLK时钟。

CPU时钟结构:

时钟产生单元包括晶体振荡器、锁相环振荡器（PLL）和VPB分频器。

•晶体振荡器

可以使用内部的晶体振荡器产生时钟信号，也可以从外部引入时钟信号。

•锁相环（PLL）

由晶体振荡器输出的时钟信号，通过PLL升频，可以获得更高的系统时钟（CCLK）。

•VPB分频器

VPB分频器决定处理器时钟（CCLK）与外设器件所使用的时钟（PCLK）之间的关系。

用途:通过VPB总线为外设提供所需的PCLK时钟，以便外设在合适的速度下工作；在应用不需要任何外设全速运行时使功耗降低。

转载于:https://www.cnblogs.com/markmin214/archive/2013/04/03/2997623.html

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