【SystemVerilog基础】关于随机化约束solve...before的深入探究

SystemVerilog中随机变量在常见的约束（符号约束、inside约束、条件约束、内嵌约束）条件下，其随机值出现的概率是均等的。但是使用solve…before约束后，将会改变随机数值的出现几率，使得某些特定的取值情况更易出现。

文章目录

一、典型的随机分布
二、solve…before约束
- 2.1.不添加solve…before约束时的随机变量概率
- 2.2.添加solve…before约束时改变随机变量概率
参考

一、典型的随机分布

class transaction;rand bit[2:0]   data;
endclassmodule gen_data;initial begintra

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