《炬丰科技-半导体工艺》用于化合物半导体应用的绝缘体上硅衬底
书籍：《炬丰科技-半导体工艺》
文章：用于化合物半导体应用的绝缘体上硅衬底
编号：JFKJ-21-1170
作者：华林科纳
硅对绝缘体(SOI)是在硅晶体管工业中发展起来的，以降低集成电路中的寄生电容。随着技术的发展，更多的应用和器件结构受益于这些衬底被证明，如微机电系统(MEMS)和光子学。在过去的一年里，报告了SOI与III-V化合物半导体的结合。一个吸引人的特点是，SOI和硅具有比复合半导体的标准材料更大直径、成本更低的衬底。此外，将SOI与III-V半导体结合，可以为传统的硅互补体增加新的功能。
金属氧化物半导体时代(CMOS)集成电路(IMOS)，为我们的数字时代提供动力。SOI上的氮化镓(GaN)通道晶体管可以在光伏逆变器、电动车充电和直流电力传输等应用中为硅CMOSICs增加高压或强功率密度处理能力。SOI结构的绝缘部分将为单片电力电路提供重要的电气隔离，如晶体管偏差的半桥布局。当装置被放置在一个共同的导电基板上时，这种隔离是困难的。目前，隔离是通过多芯片模块来实现的，这增加了生产的复杂性和成本。
氮化镓也用于射频(RF)功率设备，同样，SOI基板中的绝缘子层为减少基板中电流引起的功率损失提供了机会。硅和SOI都被用作光子学平台的基础，波导和其他光学元件的模式还处于高级发展阶段。这项工作中缺乏的组件是发光和激光发射器件。在这里，砷化镓磷化(InGaAsP)合金的集成可以导致紧凑、低成本的光通信元件。
在6英寸氮化硅氮化硅(SiNx)栅介电氮化镓(AlGaN)阻挡金属绝缘体-半导体高电子迁移率晶体管(MISHEMTs)上首次演示。与在高电阻率硅(HRSi)上生长的相同结构相比，该器件显示出更好的直流、动态和射频性能。这些装置还包括一个在iii-氮化物沉积后，立即“原地”产生的SiNx介质。高效的射频性能需要电阻基板来减少诱导的功率损耗。通过一些合适的热管理解决方案或高散热器封装设计，SOI上的混乱为毫米波功率放大器的应用提供了很高的潜力。
金属有机化学气相沉积(MOCVD)形成了1.75μmAlGaN缓冲层、0.5μm氮化镓通道、18nmAl0.24Ga0.76N势垒和15nmSiNx钝化的外延结构。硅烷（硅烷）和氨比的优化确保了屏障和钝化之间的原子尖锐界面。钝化反应旨在抑制降低性能的表面氮空位。该结构同时在500μmSOI和1000μmHRSi衬底上生长。制备的MISHEMTs（图1）采用退火的钛/铝/镍/金欧姆接触和镍/金t门分离。栅极长度为0.25μm。栅极位于3μm源漏间隙的中心。该器件通过等离子体增强化学气相沉积(PECVD)和SiNx钝化蚀刻完成。
霍尔效应测量结果表明，SOI上的材料性能优于HRSi上的材料性能。错误的性能还表明界面陷阱的数量减少：SOI为1012/cm2-eV，而HRSI为1.13x1012/cm2-eV。将这些改进归因于更高的结构质量和减少的缓冲区捕获。拉曼光谱结果表明，SOI上的氮化镓比HRSi上的氮化镓具有应变松弛性。x射线分析表明，层表面光滑，层间界面突变。原子力显微镜(AFM)显示SOI样品的SiNx表面光滑度为0.318nm，而HRSi结构的粗糙度为0.34nm。构造在电上，SOI衬底的使用比HRSi脱态泄漏提高了一个数量级以上。在这两种情况下，主要的泄漏路径都是通过缓冲液。SOI上的mishemt的阈下波动为0.39V/10年(390mV/10年)，而HRSi的阈下波动为0.44V/10年。SOI上器件的最大漏极电流和跨导率分别高出15%和13%。将这种改进归因于SOI上的移动性的增强。对于SOI和HRSi衬底物，器件在0V栅电位下保持正常，截止电压分别为-6.6V和-6V。在500k时，由于晶格振动的散射，导弹中的电流下降。
对具有6μm源-漏极间隙的器件进行了三端击穿测量。在截止区的栅极电位为-12V。HRSi上的MIshemt的脱态泄漏是SOI在200V漏极偏置以下的SOI上器件的5倍。在1mA/mm泄漏标准下，SOI上杂线的击穿(VBR)为315V，而HRSi结构为270V。SOI的优越性能可以归因于抑制电子从硅衬底注入iii-氮化物/Si硅界面的作用。此外，传统的HR-Si基底的泄漏电流主要是通过缓冲层/过渡层的空间电荷限制的电流传导。VBR2/Ron的优点数字(Ron，在电阻上)是SOI导弹的11.84MW/mm，而SOI设备注册为6.56MW/毫米。
在50μs脉冲操作下，良好的动态电阻性能从关闭状态开始（图2）。HRSi的动态电阻增加是由于缓冲状态的电荷捕获增加影响了性能。
小信号射频测量分别给出了SOI和HRSimishemt的32.1GHz/51.9GHz和18.3GHz/25.4GHz的截止/最大振荡(fT/fmax)频率。ab级放大器操作中的大信号2.4GHz射频测量使SOI和HRSi衬底MISHEMTs的最大输出功率分别为660mW/mm和550mW/mm。SOI的功率效率(PAE)分别达到30%左右，HRSi达到20%左右。SOI上输出功率的增加和寄生电容的降低显著为设备的线性提供了改善。
开发了氮化镓高电子迁移率晶体管(HEMTs)，在直径200mm的SOI衬板上具有多晶体取向。希望，这项工作将导致氮化镓功率晶体管与高速CMOS设备的异构集成。衬底由（111）晶体取向的750μmSi、145nm的埋地氧化物（二氧化硅）和80nm的Si（100）组成。Si（111）用于氮化镓的生长，而Si（100）为CMOS器件的最佳性能。硅（100）表面的热氧化使80nm层还原到40nm。这是最先进的14nm节点CMOS的首选厚度。
使用活性离子蚀刻(RIE)暴露Si窗口区域至200μmx200μm，以进行选择性氮化镓生长（图3）。氮化镓的总覆盖率为小于50%，将弯曲/弯曲限制在SiCMOS规格所需的范围内（例如，小于50μm弓）。通过结合多个小型模式的氮化镓设备，就有可能实现对大型外围高功率设备的需求。一旦这种方法成功，该技术就可以将氮化硅共集成平台扩展到高功率应用。氮化硅（氮化硅）作为间隔物沉积在窗口侧壁上，电隔离氮化镓和Si（100）区域。氮化硅还提供了一个扩散势垒，阻止Ga和Si原子掺杂邻近区域。
在相同条件下，在Si（111）控制晶片上生长的氮化镓层仅为0.6μm厚，不到SOISi（111）区域的1.5μm层的一半。选择性区域生长厚度的增加归因于Si（111）区域受限空间的“微加载效应。标准的hemt的栅极长度和栅极之间的间距为3μm。虽然迁移率随窗口区域的大小而变化，但随着尺寸的减小而下降，但hemt的最大漏极电流大致保持不变（图4）。电子迁移率的下降被认为与较小窗口中的更高的应变弛豫有关。
最小的50μmx50μm窗口(40V与较大窗口的80V)降低，这可能是由于GaN/Si3N4侧壁的缺陷。相比之下，最大的200μmx200μm窗口的电流崩溃增加了（为25%，而较小的窗口低于为6%）。坍缩测量的静止状态为-3V栅电位和10V漏极偏置。脉冲宽度为500ns。100μmx100μm窗口设备显示崩溃小于2%。并给出了25%的崩溃是“批量”氮化镓的典型结果。当前的坍塌似乎与模式氮化镓的应变弛豫有关，这在较小的窗口中较低。虽然这一现象的确切机制还需要进一步研究，但我们认为，模式氮化镓中缺陷和应变之间的相互作用决定了观察到的当前坍塌行为。
栅极堆栈由p-GaN上的氮化钛组成。采用氮离子植入法实现水平分离。通过蚀刻到Si（111）器件层和溅射钛/铝，连接衬底与欧姆源接触，产生了一个50μmx50μm衬底接触。
该装置通过蚀刻20μmwide隔离沟槽，一直延伸至埋没的氧化物，并沉积钝化层来完成。研究发现，沟槽隔离装置在150ºC处的水平击穿电压在700V左右。在相同的温度下，埋地的氧化物的垂直击穿温度约为500v。栅门宽36mm，长0.8μm。栅极与源/漏极之间的距离分别为0.75μm/6μm。
SOI装置在比较装置上的改进在于电隔离的有效性。这是通过将相邻器件的衬底偏置于-200V和+200V之间来测试的。特别是，SOI器件的阈值电压在偏置范围内是稳定的，而硅上的HEMT的阈值电压变化了几伏。通过高质量的设备隔离，它非常有希望在gan-on-soi上实现氮化镓电力系统的单片集成，并进一步探索氮化镓在高功率应用领域的潜力。
MQWs的目标发射波长为1550nm红外，适用于光纤通信应用。期待着“将基于inp的纳米墨盒集成到SOI平台上，用于新型的超紧凑、低功耗、纳米电子和光子设备，用于未来的远程和数据通信应用。”在70ºC处用稀释的氢氧化钾蚀刻硅器件层，得到具有{111}表面的v型凹槽。在掩模层和器件层之间的界面上的一个小切口被发现可以在MOCVD随后的InGaAsP生长中捕获缺陷，特别是堆叠缺陷。
III-V层包括410ºC和430ºC两个温度步骤中20nm的砷化镓成核，430ºCInP成核，550ºC和600ºC处的InP持续生长，最后InGaAsPMQWs和400nmInPcap的650ºC生长。InP纳米线厚度为~1.3μm，宽面积高度均匀性好。光致发光实验发现，在1555.7nm处有一个峰，全宽为135nm，这与MQW结构有关。泵浦功率为20.5W/cm2。较低的泵浦功率就产生了一个更宽的峰值。这归因于饱和效应，在高激发强度下，来自缺陷的影响变得不那么显著。
MQW层也不均匀，导致随着激发点位置随样品变化的变化，峰的位移和展宽。不均匀的光谱展宽会抑制激光器件的增益。通过仔细调整纳米线内的生长时间和位置，可以实现更均匀的qw。
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