verilog语法错误

1.写敏感列表always(@posedge or @negedge ext_rst_n)，语法检查报错ERROR:HDLCompiler:806 - "E:\ISE14.6\Project\sp6\sp6ex1\source_code\sp6.v" Line 27: Syntax error near "(".仔细检查应为always @(posedge ext_clk_25m or negedge ext_rst_n)，错误一，@应在括号外，错误二，posedge之后缺少信号，添加 ext_clk_25m。

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