题目：输入一个8bit数，输出其中1的个数。如果只能使用1bit全加器，最少需要几个？

7个1bit全加器

module number_one(input clk,input rst_n,input [7:0] din,output [3:0] num_one
);wire [1:0] sum0;
wire [1:0] sum1;
wire [2:0] sum2;full_adder_one u0(.dina (din[0]),.dinb (din[1]),.cin (din[2]),.sum (sum0[0]),.cout (sum0[1])
);full_adder_one u1(.dina (din[3]),.dinb (din[4]),.cin (din[5]),.sum (sum1[0]),.cout (sum1[1])
);adder2 u3(.dina (sum0),.dinb (sum1),.cin (din[6]),.sum (sum2[1:0]),.cout (sum2[2])
);
adder3 u2(.dina (sum2),.dinb (0),.cin (din[7]),.sum (num_one[2:0]),.cout (num_one[3])
);
endmodulemodule full_adder_one(input dina,input dinb,input cin,output sum,output cout
);assign {cout, sum} = dina + dinb + cin;endmodulemodule adder2(input [1:0] dina,input [1:0] dinb,input cin,output [1:0] sum,output cout
);
wire co;
full_adder_one u0(.dina (dina[0]),.dinb (dinb[0]),.cin (cin),.sum (sum[0]),.cout (co)
);full_adder_one u1(.dina (dina[1]),.dinb (dinb[1]),.cin (co),.sum (sum[1]),.cout (cout)
);endmodulemodule adder3(input [2:0] dina,input [2:0] dinb,input cin,output [2:0] sum,output cout
);wire co;
full_adder_one u0(.dina (dina[0]),.dinb (dinb[0]),.cin (cin),.sum (sum[0]),.cout (co)
);adder2 u1(.dina (dina[2:1]),.dinb (dinb[2:1]),.cin (co),.sum (sum[2:1]),.cout (cout)
);
endmodule

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输入一个8bit数，输出其中1的个数。如果只能使用1bit全加器，最少需要几个，请使用verilog进行描述？（附verilog代码）
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