gate simulation

后仿是带有时序信息的仿真，它与器件自身的延迟、传输线的延迟以及工艺库相关.
1.添加编译选项
在vcs编译选项中添加与sdf相关的信息.-sdf min|typ|max:instance_name:file.sdf
min|typ|max代表路径延时的大小，instance_name表示将延时反标到的模块名字.
2.initreg
vcs+initreg+0|1|x|z设置初始化的值.
3.transport delay
transport delay允许所有宽度比delay小的脉冲传播出去.
4.作用
a.可以克服sta的局限，完成对异步路径的识别和覆盖，完成对multi-cycle的覆盖.
b.完成初始化和复位顺序的正确性；
c.RTL综合之后会插入dft向量，从而验证功能的正确性；
d.时钟树综合；
e.分析x state
f.性能评估
门级仿真中还有一个重要作用就是用来进行power估计，因为netlist尤其是post_PR的网表能更加真实的接近实际的芯片，提供的power评估值就越有参考价值.
5.前仿真参数
前仿是采用零延时仿真，可以加快仿真的速度，常用的编译选项有+nospecify、+notimingchecks、+no_notifier、+delay_mode_zero.
6.用例挑选
后仿真时会带上时序信息，仿真的时间比较长，通常会挑选部分前仿真用例仿真:
1.初始化和复位用例；
2.多时钟用例每种场景都要覆盖；
3.异步路径、multi cycle场景；
4.主要通路的覆盖；
5.寄存器覆盖.
7.网表
插入DFT，生成post_DFT的网表netlist；根据CPF/UPF插入isolation，生成post_ISO的网表；后端PR，会插入clock tree以及power switch等，生成最终的post_PR的网表.
8.+sdfverbose
默认情况下，只会存储不超过10条反标得warning和error.如果想把所有得反标信息都打印出来，可以在运行选项中添加+sdfverbose.
9.库文件替换
前端仿真时不需要反标信息，选择什么样的仿真模块都ok，后端仿真时需要根据反标的场景，比如说温度对相应的库文件做替换.
10.时序检查路径
异步电路DFF2就无法保证setup和hold时序关系，后仿时就需要设置DFF2为notimingcheck.
notimingchecks --Suppresses timing checks in specify blocks减少specify模块中时序的检查.
a. 增加cfg文件
+optconfigfile+notimingcheck.cfg。
b. 设置相关路径
instance {harness.top.u_dff2_reg} {noTiming};
也可以通过module、tree设置相关路径

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