verilog HDL 编码风格

1、有意义且有效的名字。

2、同一信号在不同层次应该保持一致。

3、添加有意义的后缀，使信号的有效性更加明确。

4、模块输出寄存器化，使得输出的驱动强度和输入延时是可以预测的。

5、使用括号表明优先级。

6、每一个if都应该有一个else。如果esle没有任何相应的动作，则用一条空语句。（if。。esle可能有优先级）

7、case 语句最好有一个default分支，如果default不要执行动作就使用空语句。

8、在每个模块的开始做模块级的注释，在模块端口列表中出现的信号做简要的功能描述。

转载于:https://www.cnblogs.com/cornhill/p/3733508.html

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