STA setup/hold time可以是负数么？

结论：可以。但不能同时为负，且和必须是正数。

1. 工作原理上存在的原因
以reg2reg为例（上升沿触发
假设时钟上升沿到达CK pin之后数据并不是被立即触发，这里存在一段延迟时间Dd，
则RT = T + Dclks + Dd - setup =T+Dclks + （Dd - setup）
=T+Dclks - (-Dd + setup)
当Dd大于setup的时候（-Dd + setup）就是负值了，
setup的真实值不会是负值，这里的负值setup已经不再是原来意义上的setup了

2. 从stdCell（reg）的结构上分析
setup和hold的值与cell中某一点处data和clk的相对时间长度有关
RT- AT=T+Dck- setup - Ddataß- Ddpin +Dckpin
=T+ Dclks - Ddata-(-Dckpin + Ddpin + setup)
括弧里的值就是setup在lib库文件中的二维表中的值。当Dckpin 大于 Ddpin+setup时Setup值取负，否则为正。hold可同理分析。
这样从结构上说明这种stdCell的结构不单单是一个reg，内部还包含里一些附加电路来增加某些延迟。这些可从layout中观察cell的结构得以印证。
总的来说，存在负值的setup和hold已经不是本来意义上的值了，而是换了概念的相对值，合理存在的值。

3. Setup Time 为负数的作用？
当 setup time 为负数时，这意味着信号可以在时钟有效沿一段时间（setup time）之后再开始维持稳定，这意味着 data path 的延迟可以增加，timing更好 closure，如图3所示。

这里setup time 的检查本质不是比较信号到达 FF D端和时钟到达 FF C端的时间，而是比较信号和时钟到达 FF内采样Node 的时间
“无非就是调skew，牺牲hold time和下一级的setup time余量去填setup time的坑罢了。”

https://zhuanlan.zhihu.com/p/387595710

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