无源晶振电路设计和改进

无源晶振电路设计可参考如图1所示的皮尔斯振荡器电路模型，设计人员只需给晶振Q配置合适的外围电路，即两个外部负载电容CL1、CL2和一个外部限流电阻RExt，晶振就能正常工作了。CS为杂散电容，存在板级之间。

图1：晶振外围电路设计图

下面笔者结合智能采集终端项目，针对EPSON公司两款无源晶振测试结果做分析，谈一谈如何正确地设计无源晶振硬件电路。

CPU主12M时钟选用Epson公司的12MHz无源晶振，型号为FA-20H-12.000MHz-12.0pF-30ppm。此款晶振指标如图2所示，其优势表现为：体积小、超宽存储温度范围、超宽工作稳定范围、低温度频差和低老化速度。

图2：FA-20H-12.000MHz-12.0pF-30ppm指标

12MHz时钟波形如图3所示，开始时间为2.65ms，幅值为3.21V，满足A公司CPU时钟产品的设计要求（开始时间小于10ms；高电平幅值为3.3V±5%）。但是频偏46.5ppm过大，如图4所示，频偏过大最严重结果可能导致系统的频率不准，所以需要调整频偏。

图3：12MHz时钟波形图

图4：12MHz时钟频谱图

参考晶体等效模型，图5中Co为并电容；Lm为等效电感，代表晶振的惯性；Cm为等效电容，代表晶振的弹性；Rm为等效电阻，代表晶振的损耗。

图5：无源晶振等效模型

实际频率和标称频率之间的关系：FP = FS×[1+Cm/2(CO+CL)]……①

FS是当晶振阻抗为0时的串联频率：FS = 1/[2π(Lm×Cm)1/2]……②

CL为晶振的负载电容：CL = (CL1×CL2)/( CL1+ CL2)+Cs ……③

根据公式①②③知：增大负载电容可减小实际频率FP；减小负载电容可增大实际频率FP。所以可以改变CL1和CL2，通过计算只要CL变化1pF，FP可以变化几百赫兹。原有电路使用的是两个20pF电容，则串联起来是10pF。参考器件库，发现稍微大于20pF的电容只有22pF，27pF和30pF。如果用两个22pF串联，频偏还是很大。而如果用两个27pF串联，则频偏偏小。试用不同容值27pF和22pF串联，则电容为12.1pF，测量得频偏落在了设计范围内。所以晶振电路上的两个电容可以不相等，通过微调电容值可以微调晶振的振荡频率。

计量模块36.768kHz时钟电路设计改进

采用Epson公司的32.768kHz无源晶振，型号为MC-146-32.768kHz-12.5pF-20ppm。此款晶振指标如图6所示，其优势表现为：超宽存储温度范围、超宽工作稳定范围、低调整频差、低温度频差和低老化速度。

图6：MC-146-32.768kHz-12.5pF-20ppm指标

32.768kHz时钟波形如下图所示，晶振波形的峰峰值VPP= (690-130)mV= 560mV。

图7：36.768kHz时钟波形图

根据皮尔斯振荡器电路模型知：

驱动等级DL = I2QRMS×ESR = (2πF×VRMS×Ctot)2×ESR......④

其中：IQRMS为流过晶振电流的均方根有效值，ESR为晶振等效电阻65k，F为晶振频率32.768k。

VRMS = VPP/23/2 ≈ 0.2VCtot = CL1+(CS/2)+Cprobe≈15.5pF，公式中CL1为10pF，CS取3pF，探头电容Cprobe一般取5pF。

根据公式④计算晶振的实际驱动级别大约为0.026uW，远小于指标要求的驱动级别0.1uW。驱动能力不足的话，晶振存在不起振的风险，此时可以通过改变负载电容或者增大峰峰值来提高驱动级别。

查看原理图发现：1）晶振外围电容为两个10pF串联，加上杂散电容，负载电容为8pF，达不到选型要求的12.5pF。后续先增大外接电容，改为两个18pF电容串联，测试发现负载电容增大4pF，峰峰值却略微降低。

2）晶振XOUT引脚（对应计量芯片的XIN引脚）上串联了一个1k电阻，串联电阻RExt作用是为了减小驱动晶体的功率，防止晶振驱动过强发生过驱动而进入泛音模式，但串联电阻过大会导致晶振峰峰值偏低，引起驱动能力不足。根据“当晶振上的功耗超过晶振制造商给定的值，RExt才是必需的，否则RExt的值应该为‘0’”的原则，MC-146-32.768kHz的最大驱动级别能达到0.5uW，所以去掉1k电阻测试发现峰峰值VPP增大约100mV。

根据公式④计算改进后电路的驱动级别约为0.085uW，接近于典型值0.1uW，满足设计需求。

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