FPGA实现除法运算
我们用软件编程的时候,用到除法的时候,一个/这样的除号就搞定了。但是如果用硬件来实现除法,又是怎么样实现的了。
计算机存储的数都是以二进制数来存储的,二进制的除法和我们平常用到十进制除法是一样的。辗转相除法。
计算如上图,从最高位开始计算,如果大于除数,商为1。然后算下一位。直到算到最后一位,最后剩的结果为余数。
原理是很简单的,但是实现起来,还是有点麻烦的。下面就编写代码来实现硬件的除法。
这里输入的除数和被除数都是8位的数。简单考虑,都是无符号数。即不考虑数据正负。输出的商和余数也都是8位表示。
从以上的图片计算,我们可看出,计算是首先将除数和被除数的最高的三位,比较,如果小于,则对应计算出来的商为1,然后被除数要减去除数,否则为0。然后再将除数和被除数的后面三位在比较,依次与被除数的最后3位比较完,输出最后的结果。
而这里,我们采用的方法是,将被除数,扩展成16位的数据,低8位为被除数的值,高八位的值全为0。开始信号有效时,将被除数扩展成16位数据赋值给data,然后开始运算。比较data的高八位和除数的值,如果大于0,说明被除数大,将此时商置1,赋值给data的最低位,然后将data高8位数据减去除数。最后将data向左移位一位,准备下一次比较。最终计算8次后。Data的高8位数据就为所求的余数,低八位就为所求的商。
下面举个例子说明:
初始:输入被除数的值为78,输入除数的值为34
代码,比较简单,只要知道了原理,代码是很好编写的。主要是要理解将被除数扩展为16位。然后再计算。
编写测试代码,测试:
仿真图如下所示。
从仿真图中,可看出,在输入数据8个时钟周期后,输出最终的计算结果。
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原文首发于骏的世界博客
作者:卢骏.
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