温度反转效应（文末附2018数字IC后端最新校招笔试题目）

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最近发现小编公众号的历史推文已经几乎覆盖了整个数字后端设计实现的方方面面。可能是每篇文章中涉及到比较多知识点的缘故。突然发现能写的东西有限了。后续小编可能会尝试从不同角度来看待一些老问题，也会引入数字 IC 后端设计实现中的一些基本概念。另外后续的主要精力会放在小编的知识星球上。

温度反转效应

首先引入 MOS 管电流公式 Id=1/2uW/L(Vgs-Vth)2*。从电流公式中得出，电流 Id 的大小分别与迁移率 u，管子宽长比 W/L，以及（Vgs-Vth）值有关系。

Delay =(Cout*VDD)/Id，其中 Cout 为 Drain 的电容值，VDD 为供电电压，Id 为漏电流。

而从**U（T）=u(300)(300/T)m ，Vth(T) =Vth(300)-k(T-300)**得知，迁移率 u 和阈值电压 Vth 都随着温度的升高而变小。所以从电流公式得出，随着温度的升高，Id 值可能变大也可能变小。下面分别讨论这两种可能性。

Id 减小（delay 变大）

在 40nm 及以上工艺时，由于供电电压比较高，虽然 Vth 随着温度的升高而减小，但 Vgs-Vth 足够大，几乎为固定常数，因此此时 Vth 对 Id 的影响可以忽略不计，迁移率 u 的变化对 Id 占主导作用。

Id 变大（delay 变小）

在 40nm 及以下工艺时，由于供电电压较低，Vgs-Vth 的变化率较迁移率 u 的变化率更大，即此时阈值电压 Vth 的变化占主导作用。因此，随着温度的升高，漏电流 Id 变大，delay 变小。

所以，在 40nm 及以上工艺时，cell delay 随着温度的升高而变大。在做 timing signoff 时，setup signoff 的 corner 只需选 cworst_125，hold corner 选取 cbest_m40 即可。

但是在先进工艺中，cell delay 不再简单随着温度的升高而变大，而是在低温时 cell delay 反而会更差，如上图所示。我们把这种现象称之为温度反转效应。 因此，在先进工艺中，setup signoff 的 corner 不仅仅是 cworst_125，更需要检查 cworst_m40 这个 corner，而且 cworst_m40 这个 corner 下 cell delay 是最大的。

针对 40nm，一般有 5 种 corner，如下图所示。

2018 年某公司校园招聘笔试题目：

电路结构如上图所示：Delay: 所有 buffer, E->ECK, CK/CKN->Q,G1/G2, delay 均为 1，所有 net delay 0。

FF1~FF3: setup 3, hold 3 ICG1: setup 3,hold 3

a) clock 定义如下，计算电路中所有 path 的 setup/hold slack 分别是多少？

create_clock–name CLK –period 10 –waveform {0 4} [get_ports CLK]

b) 加上以下设置，请重新计算电路中所有 path 的 setup/hold slack？

set_timing_derate–early–cell_delay 0.8

set_timing_derate–late–cell_delay 1.2

这道题其实是考察 setup,hold 的基本概念以及考虑 OCV 效应的 setup 和 hold 的简单计算。之所以拿出这道题，是由于这道题的特殊性，第一是给出的时钟占空比并不是 1:1，第二是给出的电路图中涉及到half cycle 的概念。

对于这道题的所有知识点，小编在公众号均有推送过，如果你是公众号的铁杆粉丝，我相信你一定能做好这道题目，也一定可以如愿找到自己满意的工作。如果你对这道题的答案不是很清楚，欢迎前往小编知识星球提问（这道题如果不会做，千万别说自己是做后端的，更别说是小编的铁杆粉丝）。

小编知识星球简介：

在这里，目前已经规划并正着手做的事情：

ICC/ICC2 lab 的编写
基于 ARM CPU 的后端实现流程（已经发布）
利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现（已经发布）
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