参考时钟（reference clock）

在一开始，我一直不太清楚参考时钟是什么。其实看框图就很清楚，refclk是由系统时钟（sys_clk_p和sys_clk_n）经过差分信号输入缓冲（IBUFDS）得到的，因此refclk其实是和系统时钟同样频率的一个单端信号。从框图中还可以看出，refclk还连接到了串行收发器端，这也和手册中的文字描述是一致的。

最让人费解的是，对于不同链路速率的传输，有一张表格给出了特定的参考时钟频率，但表格中用“x”表示支持的参考时钟频率。对！没错！表格中有“x”的地方表示可以支持。在IP的图形化配置界面也可以看到只有表格中有“x”的频率是可选的。

逻辑时钟（log_clk）

逻辑层时钟的选取相对来说比较任意，因为逻辑层与后续的物理层之间有缓冲层连接，相当于有一个缓冲的FIFO，但是为了最大化数据的吞吐量，log_clk至少要和物理层时钟（phy_clk）相同。

物理层时钟（phy_clk）

物理层时钟是可变的，手册中举了个例子：
物理层时钟的可以根据串行收发器所用的时钟（gt_clk）进行计算，公式是：
phy_clk = ( gt_clk × link_width ) / 4
在链路发生降速（train down）的时候，比如在2x链路无法满足通信需求时，链路可能会降速到1x链路，导致相应的phy_clk也需要减小；
但是在链路本身只有1x模式时，就不会发生降速，因此此时选用“unified clock”也不会有很大的问题。
“unified clock”使得log_clk和phy_clk直连在一起，更加节省时钟资源。

一些典型的时钟速率

关于这个表格的用处？我觉得主要是用在后续的时钟资源共享环节。
一开始我对这个表格就有疑问，不知道这个表有什么用？在时钟的配置中，用户能给定的就是参考时钟，也就是从IP输入的sys_clk，后续这些子核心（sub-Core）用到的时钟都是用IP内的时钟模块产生的，可以在srio_clk.v文件中看到，对于用户来说，给了sys_clk之后基本不需要再做另外的事。
（补充一下sub-Core，IP core中包含的三个子核心，分别就是逻辑层、缓冲层、物理层）

时钟资源的部分共享

关于资源共享，这是节约时钟资源最好的方式之一。当两个SRIO实例的链路宽度、链路速率都相同时，可以将全部时钟资源共享，我觉得这是最方便的。
但是如果想仅共享部分时钟，手册中好像没有具体给出方法，只是提到了这样的设计。
所以我猜想，除了部分可以共享的时钟以外，剩余部分不能共享的时钟可以自己参照上面的表格产生；手册中给出的两个例子是：

共享log_clk

一般在链路数不同、或者链路速率不同时，可以仅对log_clk进行共享，使两个SRIO实例采用相同的用户逻辑时钟；

共享串行传输层的时钟

当两个SRIO实例采用相同的链路速率，但是链路宽度和用户逻辑时钟不同时，可以进行这样的共享，可以看到phy_clk一般是不共享的，这样就可以让两个实例分别支持降速（train down），如果共享phy_clk，那么就不能支持降速了。道理也很简单，出现降速，就意味着要改变phy_clk，但是两个实例一般不会同时出现这样的情况。

所有时钟资源共享

当所有时钟资源都共享时，只适用于两个实例采用一样的配置，同时不再支持降速，因为phy_clk也被共享了。

GTREFCLK的共享

FPGA上对于高速串行收发器（GTX tranceiver）的时钟布线有很严格的要求。下图是FPGA内部高速串行收发器的结构，一般就以这样一个Quad为一个单位。一个Quad中有一个GTXE2_COMMON和四个GTXE2_CHANNEL。可以有两对参考时钟输入。这样一个Quad在FPGA内一般就是对应一个bank。

下图是参考时钟GTREFCLK共享的一种形式，参考文档：ug476

这样共享要求最多只能在相邻的连续3个Quad之间共享。

一般如果采用共享时钟，时钟的布线就会更加困难。其实本身每个Quad都有自己相应的参考时钟输入引脚，直接用对应的参考时钟，而不采用共享时钟，往往会更容易实现布局布线。

Xilinx SRIO_gen2关于时钟的问题相关推荐

Xilinx FPGA差分时钟转单端时钟设计
1.1 Xilinx FPGA差分时钟转单端时钟设计 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)Xilinx FPGA差分时钟转单端时钟设计: 5)结束语. 1.1 ...
【Vivado那些事】Xilinx 7系列时钟结构详解
Xilinx 7系列时钟结构 xilinx 的 FPGA 时钟结构,7 系列 FPGA 的时钟结构和前面几个系列的时钟结构有了很大的区别,7系列的时钟结构如下图所示. Clock Region:FPG ...
Xilinx FPGA全局时钟和第二全局时钟资源的使用方法
目前,大型设计一般推荐使用同步时序电路.同步时序电路基于时钟触发沿设计,对时钟的周期.占空比.延时和抖动提出了更高的要求.为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时 ...
cpld xilinx 定义全局时钟_时钟相关概念
欢迎FPGA工程师加入官方微信技术群点击蓝字关注我们FPGA之家-中国最好最大的FPGA纯工程师社群一.时钟相关概念理想的时钟模型是一个占空比为50%且周期固定的方波.Tclk为一个时钟周期,T ...
cpld xilinx 定义全局时钟_Xilinx+CPLD介绍
Xilinx CPLD 系列产品 1.1 简介 Xilinx CPLD 系列器件包括 XC9500 系列器件. CoolRunner XPLA 和 CoolRunner- Ⅱ系列器件. Xilin ...
cpld xilinx 定义全局时钟_FPGA/CPLD设计工具：Xilinx ISE 5.x使用详解
第1章 ISE系统简介 1.1 FPGA/CPLD简介 1.1.1 FPGA/CPLD的基本原理 1.1.2 FPGA/CPLD的特点 1.2 FPGA/CPLD的设计流程 1.3 ISE系列产品的新 ...
xilinx mmcm输出时钟动态相位移动
xilinx的时钟动态相位移动需要使用MMCM,同时使能 ps ,设置如下: 其输入端口为psclk ,psen ,psincdec ,输出psdonde psen每拉高一个psclk时钟,就相位就会 ...
xilinx器件系统时钟接在GTX时钟问题解决
背景:xilinx A7器件,第一次遇到由GTX时钟做系统时钟,尝试输入MMCM产生其他时钟,遇到问题,记录下解决过程. TRY1: 输入是差分时钟,直接接到MMCM,选择differential c ...
cpld xilinx 定义全局时钟_FPGA/CPLD设计工具：Xilinx ISE使用详解
第1章 ISE系统简介 1 1.1 FPGA/CPLD简介 1 1.1.1 FPGA/CPLD的基本原理 2 1.1.2 FPGA和CPLD的特点 7 1.2 FPGA/CPLD的设 ...
cpld xilinx 定义全局时钟_AutoSAR中的时钟同步机制
Fig 1 AutoSar CP中的时间同步部分主要由Stbm,TimeSyncOverEth和底层的以太网模块组成. 底层的以太网模块主要负责收发报文和时间戳. 如果系统设计决定使用网卡NIC的时钟 ...

Xilinx SRIO_gen2关于时钟的问题