在深亚微米技术(deep submicron)中，关于crosstalk和noise对design的signal integrate的影响越来越大。主要表现在glitch和对delay的影响。

1)metal layers越来越多；2)metal wire变得越来越薄而细；3)单位晶圆上的cells越来越多；4)供应电压越来越小，留给noise的margin越来越少。

2)时钟速率越来越快。

在分析crosstalk时，其中受影响的signal叫做victim。影响别的signal的叫做aggressors。对整个design的影响主要表现在带来glitch和影响的delay。

主要因为coupling capacitance，而使得信号之间相互影响。

首先讨论glitch：影响产生的glitch的大小(magnitude)的因素。

1)coupling capacitance越大，glitch的magnitude越大。

2)aggressors net的drive strength越大，the slew faster，glitch的magnitude越大。

3)grounded capacitance越小，glitch的magnitude越大。

4)victim net的driving strength越小，glitch的magnitude越大。

glitch的四种类型：positive/rise glitch在victim net为0时，negative/fall glitch在victim为1时，

overshoot glitch在victim为1，aggressor rise时，undershoot glitch在victim为0，aggressor fall时。

glitch的大小根据lib中的grounded capacitance，coupling capacitance，aggressors net和victim net的驱动能力来计算。

针对glitch的分析，有DC Threshold和ACThreshold两种，前者只分析glitch的magnitude，而后者还会分析glitch的width和fanout output load。

Models for DC margin：只要glitch的level小于VILmax，大于VIHmin即可。

Models for AC margin：1)只要glitch的width小于cell路径中的delay，这个glitch就不会对design有影响，不会传播下去。

2)只要output capacitance足够大，glitch也不会传递下去，不过这种方式本身delay很大。

在多个aggressors nets时，在同一个产生最大glitch的timing window下，分别计算glitch，然后取均方根RMS。

但是此时的多个aggressor，是与功能相关的，比如SCAN的CLK与正常logic的CLK是不能共存的，就不能算在一起。

Crosstalk Delay：由于对coupling capacitance的充放电，crosstalk会影响cell和interconnect本身的delay。

1)aggressor net steady：此时没有crosstalk，victim net的变化是正常的RC延时。

2)aggressor switching in same direction：此时因为coupling cap一般小于grouded cap，所以delay会变小。称为negative delay。

3)aggressor switching in oppo direction：此时delay会变大。称为positive crosstalk delay。

在分析crosstalk delay时，worst positive delay 和 worst negative delay分别计算rise/fall edge。

所以会有四种：positive rise delay，negative rise delay，positive rise delay，negative fall delay。

在多个aggressors nets时，在同一个产生最大delay的timing window下，分别计算delay，然后取均方根RMS。

但是此时的多个aggressor，是与功能相关的，比如SCAN的CLK与正常logic的CLK是不能共存的，就不能算在一起。

在STA分析时，worst condition for setup check是：launch clock path和data path有positive delay;

capture的clock path有negative delay。

worst condition for hold check是：launch clock path和data path有negative delay;

capture的clock path有positive delay。

对于hold check，其中因为crosstalk带来的delay，clock因为是同一个时钟，所以launch和capture的clock path不应有区别。所以在该worst condiion

下，The clock path is non_common。而setup因为隔了一个时钟，所以不存在这个情况。

在大型design中，对于crosstalk的分析会比较耗时。1)其中coupling cap较小时，可以忽略计算。

2)在多个aggressor时，将他们等效为一个virtual aggressor。

如何避免critical net的crosstalk。1)在同一metal layer中，critical net附近加入shield net(直接连接到vss/vdd)。

2)增加wire之间的space。