TIMING_01 时序约束与时序分析引导篇

笔者前段时间推出AXI总线IP核系列博客（传送门在此：https://blog.csdn.net/qq_33486907/article/details/88289714），现在有要推出时序约束和时序分析的系列文章了。这两个系列的文章有着一个共同特点，那就是大多数培训机构和开发板的资料教程不讲，或则只讲些皮毛，更有离谱的是不同的人对同一个约束存在不同的理解，对于还没有入门的人很难分辨哪个对哪个错了。

时序约束与时序分析其实并不是FPGA开发中所独有的，它贯穿了整个数字集成电路的领域。同样初学者在初始学习FPGA的时候并不关心时序约束和分析的，甚至都没有什么概念，当突然有一天发现自己的设计需要时序约束的时候又苦于找不到一个比较全面的教程或则手册。

为此该系列文章将让你轻松的掌握时序约束与时序分析，先给出该系列文章的目录，文章将从原理开始讲起，到各种不同情况下的约束该怎么做，后续还会指出如何去分析的设计。笔者认为时序约束和时序分析是非常重要的，也是需要深入去理解的，时序约束与分析是FPGA工程师的必备技能；当然对个人经验要求也比较高，随着阅历的提升，理解也会越深！

好了废话不多说，先给出下一篇文章的传送门：

https://blog.csdn.net/qq_33486907/article/details/89392630

《 TIMING_02 浅谈时序约束与时序分析》

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