一、面积和速度如何折中

 面积和速度是芯片设计中一对相互制约、影响成本和性能的指标，贯穿FPGA设计的始终。在FPGA设计中，面积是指一个设计消耗的FPGA内部逻辑资源的数量，可以用消耗的触发器和查找表的个数或者是等效逻辑门数来衡量；

 速度是指一个设计在FPGA上稳定运行时所能达到的最高频率，由设计时序状态决定。与设计满足的时钟周期、时钟的建立时间、时钟的保持时间和时钟输出延迟时间等众多时序特征量密切相关。

 关于面积和速度的折中，应在满足设计时序和工作频率要求的前提下，占用最小的芯片面积；或者在所规定的面积下，使得设计的时序余量最大，能够在更高的频率上稳定运行。通常，在资源足够的情况下，更多是选择速度的最优，这也是FPGA的特点。

二、硬件编码

 首先，HDL 是硬件描述语言，具有并行执行的特点。FPGA的逻辑设计所采用的硬件描述语言VHDL或Verilog与软件语言C和C＋＋开发是有本质区别，在使用硬件描述语言进行设计时，不应片面追求代码的简洁。

 其次，要采用正确的编码方法。要对所需实现的硬件电路的结构和相互连接有清晰的理解和构想，然后再用适当的硬件语言表达出来。实际上综合软件对所写的代码在进行推论的时候，得到的硬件结果会因编码方式的不会而不同，直接影响硬件的实现。

三、模块化设计

 FPGA作为硬件系统设计，应该对设计全局进行宏观上的合理安排，包括逻辑功能模块划分、时钟域信号的产生和驱动、模块复用、时序或引脚约束、面积速度折衷等。这些系统上的考虑不仅关系到是否能够最大程度地发挥项目成员的协同设计能力，而且直接决定着设计的综合、实现效果和相关的操作时间。

FPGA内部由模块组成

 模块化设计是系统原则的一个很好体现，它是自顶向下、模块划分、分工协作设计思路的集中体现，是大型复杂系统的推荐设计方法。

模块化设计

四、同步设计

 目前商用的FPGA都是面向同步的电路设计而优化的，同步时序电路可以很好地避免毛刺，提倡在设计中全部使用同步逻辑电路。同步设计时钟信号的质量和稳定性决定了同步时序电路的性能，FPGA的内部有专用的时钟资源，如全局时钟布线资源、专用的时钟管理模块DLL、PLL等。特别注意——不同的时钟域的接口需要进行同步。

 跨时钟域如何处理

1、输入数据的节拍和本级芯片的处理时钟同频，可以直接用本级芯片的主时钟对输入数据寄存器采样，完成输入数据的同步化；

2、输入数据和本级芯片的处理时钟是异步的，特别是频率不匹配的时候，则只有用处理时钟对输入数据做两次寄存器采样，才能完成输入数据的同步化。

3、异步FIFO缓存或异步RAM缓存也能是实现数据同步化重要手段。

处理跨时钟域的作用是有效防止数据亚稳态的传播，使后级电路处理的数据都是有效电平。

异步FIFO具有独立的读写时钟

以上设计原则分享给大家，欢迎探讨，交流。

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一、面积和速度如何折中

二、硬件编码

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