数字IC-1.3 组合电路和时序电路

一、组合逻辑

概念

实际电路中的延时机制（D触发器为例，有D到Q、EN到Q，两个延时）

二、时序逻辑

二-1、概念

二-2、实际电路中的延时机制（D触发器为例，有CLK到Q，一个延时）

二-3、D触发器Flip-flop（DFF）的 Setup 和 Hold

(产生原因：在时钟上升沿触发时，面对信号也阶跃的情况，即下图？的情况。在理论仿真计算中，往往选择信号阶跃的上一状态。而在实际电路中，D触发器需要有一些延迟串口属性来保证clk上升沿的识别功能，即检测时是稳定的0或1。这种D触发器的信号保持属性在clk上升沿之前的延时称为setup，之后称为hold)

概念

示例

对Setup 或 Hold 中的某一个做延时处理，从而实现setup/hold窗口的前后移动（可实现setup或hold中某一个为负数时间）

（本质是延迟上升沿出现的时间点，从而避开采集信号时信号也处于上升沿状态的情况）

（本质是延迟信号阶跃状态出现的时间点，从而避开采集信号时时钟上升沿刚好出现的情况）

三、其他

四、总结

在实际IC设计中，时序电路和组合电路往往是搭配使用的，一般不区分明确的块结构。

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