1 源文件

1.1 第一种方法

`timescale 1ns / 1ps//如何抓取信号的上升沿module Get_signal_rise_edge(input     clk             ,input     reset           ,input     FinishW_flag       //权值写入RAM的完成标志信号
);//如何抓取FinishW_flag的上升沿
// 设置两个标志位a0和a1   a0
reg  d0; //设置两个标志位d0和d1
reg  d1;
wire syn;//上升沿标志位
assign syn=~d1 & d0;
always@(posedge clk)
begin  if(reset)begind0 <= 1'b0;d1 <= 1'b0;endelsebegind0 <= FinishW_flag;d1 <= d0;endendendmodule

2 第二种方法

//检测LMS_flag的上升沿
always @(posedge clk)
begindelay_LMS_flag <= LMS_flag;// if (delay_LMS_flag == 1'b1 & LMS_flag == 1'b0)//检测到LMS_flag的下降沿if (delay_LMS_flag == 1'b0 & LMS_flag == 1'b1)//检测到LMS_flag的上升沿begintrig_Normalization <= 1'b1;endelsebegintrig_Normalization <= 1'b0;end
end

2 仿真文件

`timescale 1ns / 1psmodule sim_Get_signal_rise_edge;
reg clk         ;
reg reset       ;
reg FinishW_flag;Get_signal_rise_edge  Inst_Get_signal_rise_edge(.clk            (clk          ) ,.reset          (reset        ) ,.FinishW_flag   (FinishW_flag )    //权值写入RAM的完成标志信号
);initial
begin// Initialize Inputsclk <= 1'b0;reset <= 1'b1;#10 reset <= 1'b0;FinishW_flag<= 1'b0;#100 FinishW_flag<= 1'b1;
endalways #10 clk =~clk;   //20ns一个周期，产生50MHz时钟源endmodule

仿真结果

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如何抓取信号的上升沿

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1.1 第一种方法

2 第二种方法

2 仿真文件

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