（5）ISE14.7 开发流程（FPGA不积跬步101）

名言：成功没有捷径，唯一的捷径就是勤奋。

1 建立工程

1）打开ISE Design Suite14.7。
2）选择File--->New Project--->Name:ise_top，Location：选择新建文件夹路径，也就是ise_top文件夹路径，--->Next。（一般新建一个文件夹来保存项目，这里新建文件夹是ise_top）
3）选择FPGA器件型号。Familv：Spartan6，Device：XC6SLX25，Package：CSG324，Speed：-2，Next。
4）项目总览。点击Finish即可，项目工程创建完成。

2 逻辑设计（添加新文件或者已写好设计文件）

1）右键单击New Source菜单，弹出New Source wizard向导界面，选中Verilog Module，File name：led_top，点击Next。
2）端口可设置可不设置，点击Next 、finish即可。
3）打开新建文件led_top编写代码。
说明：如果已经写好设计文件，直接添加文件即可。右键单击Add Source，选择路径添加文件即可。

3 工程编译

1）双击Synthesize-XST即可，编译通过后可以查看RTL视图，或者添加ucf约束文件，也可以做仿真。

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