[VCS]后仿真中的几个基本概念
后仿真中的几个基本概念
- 网表：
网表是逻辑电路设计转化为物理实现的工作产品，网表可以有各种抽象级，例如门级网表和晶体管级网表。门级网表通常用于数字电路，晶体管级网表通常用于模拟电路。
- 门级网表
门级网表中，描述的是门级电路的连接关系。通常后端厂商提供基本的门级基本单元库，RTL级设计转化为指定基本单元库（厂家库）中单元电路的连接，即为网表。门级网表的电路功能应该与RTL代码一致。
- DC/DFT/SDF
DC design compiler 是综合后的网表
DFT design for testability 插入逻辑测试的网表
SDF standard delay format 是加标准延时格式文件的网表
- sdf 是工具输出，反标信息，与其他工具交流用的格式，通常不修改，基本上就是给vcs用。
- sdc synopsys design constraints 设计约束文件，对电路的时序，面积，功耗进行约束。
- 网表以phy为最小单位来替换，phy与phy之间的信号都被打平，按bit位连接。如果phy内部端口不用，被优化，则工具会在该输出端口加SYNOPSYS_UNCONNECTED_XXXX名字，表示端口悬空。网表仿真debug时，由于信号打平，比较难trace，可以参照rtl代码来进行debug，效率更快。
- DC
综合就是将设计的HDL描速转化为门级网表的过程。Synopsys公司提供的综合工具DC把综合分为三个步骤进行：synthesis＝translation＋mapping＋optimization。
- Translation是指把设计的HDL描述转化为 GTECH库元件组成的逻辑电路；GTECH库是Synopsys公司提供的通用的、独立于工艺的元件库。
- Mapping是指将GTECH库元件映射到某一特定的半导体工艺库上，此时的电路网表包含了相关的工艺参数。
- Optimization是根据设计者设定的时延、面积、线负载模型等综合约束条件对电路网表进一步优化的过程。从综合工具的使用流程来看，综合包括综合环境的设置，综合约束，综合优化，综合与后端流程等。
- DFT
可测试性技术（Design For Testability-DFT）就是试图增加电路中信号的可控制性和可观测性，以便及时经济地测试芯片是否存在物理缺陷，使用户拿到良好的芯片。
其中包括Ad Hoc技术和结构化设计技术。目前，任何高集成度IC设计系统都采用结构化设计技术，其中主要扫描技术和内建自测两种技术。
- 网表的不同后端阶段
网表按照不同后端阶段可以分为综合网表，DFT网表，PR网表等，由于网表仿真时可以引入实际元器件尺寸和寄生参数等带来的各种延时信息，所以对网表的仿真比对RTL的仿真更加接近真实芯片的行为。
- DC网表
综合网表是前端设计完成后，通过添加时序和面积的约束，用综合工具将RTL级设计转化成的门级电路。综合网表虽然调用了厂家器件库，但是还未进行布局布线，只是初步的逻辑连接，还不用用于真正的物理实现。
- DFT网表
DFT网表是在综合网表的基础上，为了检测生产制造缺陷，在综合网表中添加一些测试电路后的设计。具体包括扫描链scan，memory BIST(built in self test 内建自测试)，logic BIST，ATPG(自动测试向量生成)等。
- PR网表
PR网表这是在DFT网表基础上完成布局布线后的网表。是完成布局placement，时钟树综合CTS，布线routing后的网表。其功能和时序最为接近物理芯片。
- 功能验证和网表验证
- 功能验证，一般指在IC设计过程中，通过仿真RTL级设计，来确认其是否符合设计需求的验证。
- 网表验证，是对网表进行测试验证的过程。网表验证主要有三种手段：仿真验证，静态时序分析以及形式验证。
- 前仿真与后仿真
前仿真，一般指RTL级仿真验证。
后仿真，即网表验证中的仿真，也叫布局布线后的网表仿真验证。它利用动态仿真的形式来检查网表功能和时序的正确性。后仿真通常指布局布线后的门级网表的仿真，包括时序仿真和功能仿真。
功能仿真不带延时信息，主要检查基本功能是否正确。时序仿真会反标上延时信息，检查时序特性。
- 网表功能仿真和时序仿真
功能仿真，即不反标延时信息的网表仿真，主要验证网表的功能正确性，包括综合网表功能仿真，DFT网表功能仿真，以及PR网表功能仿真。
时序仿真，反标延时信息的网表仿真，主要用来验证网表的时序正确性。
- 术语
ECO engineering change order 工程变更单
STA static timing analysis 静态时序分析
GLS gate level simulation 门级仿真
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