基于FPGA的数字秒表设计

VHDL实现数字秒表

1设计要求
(1) 能对0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒；
(2) 计时精度达到10ms；
(3) 设计复位开关和启停开关，复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。
2数字秒表设计的目的
本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。

2.1 设计规划
本系统设计采用自顶向下的设计方案，系统的整体组装设计原理图如图1所示，它主要由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块分别完成计时过程的控制功能、计时功能与显示功能。

2.2.1控制模块
计时模块的作用是针对计时过程进行控制。计时控制模块可用俩个按钮来完成秒表的启动、停止和复位。部分源程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.a

基于FPGA的数字秒表设计相关推荐

基于FPGA的数字秒表设计（含程序)
目录题目要求: 时钟部分程序如下: 工程RTL原理图全部模块图题目要求: (1)利用6位数码管显示时钟分钟秒钟: (2)具备启停功能: (3)具备按键消抖功能: (4)具备按键时间修改功能. 单 ...
基于FPGA的数字时钟设计
基于FPGA的数字时钟设计芯片与开发板技术指标 1.具有正常的日时分秒技术显示功能,用七个数码管分别显示日,时,分,秒. 2.有按键校日,校时,校分,校秒. 3.利用led模拟整点报时功能. 4. ...
基于FPGA的数字秒表的设计
应用VHDL语言设计数字系统,很多设计工作可以在计算机上完成,从而缩短了系统的开发时间,提高了工作效率.本文介绍一种以FPGA为核心,以VHDL为开发工具的数字秒表,并给出源程序和仿真结果. 1 系统 ...
[SystemVerilog] 基于 FPGA 的数字钟设计
本文使用 SystemVerilog 语言在 Basys3 开发板上实现了带时钟.倒计时.闹钟.秒表.日期.日期/时间设定功能的数字钟. 整体思路上,为避免除法器的使用,每个数位设置一个寄存器.有五套 ...
基于FPGA的数字钟设计实验报告
一．引言 E D A技术在当今社会为现代电子设计领域提供了可能性,这也是E D A 技术飞速发展的理由.现如今,E D A技术不再是某一门课程的分支,也不是某种新的技术,而是一门综合性学科.让计算机软 ...
基于单片机的数字秒表
设计简介: 本设计是基于单片机的数字秒表的设计,主要实现以下功能: 可实现LCD12864显示时间以及倒计时.顺计时等信息: 可实现通过按键调节调节时间的大小以及实现计时功能: 可实现通过通过语音播报 ...
基于 FPGA 的数字抢答器设计
下面是基于 FPGA 的数字抢答器设计,在quartusII下,modelsim下仿真,编程语言VHDL. 1.抢答器的工作原理主持人宣布可以抢答后,在 20s 的定时时间内若有人按键抢答,则这 ...
基于FPGA的数字视频信号处理器设计（中）
今天给大侠带来基于FPGA的数字视频信号处理器设计,由于篇幅较长,分三篇.今天带来第二篇,中篇,视频信号概述和视频信号处理的框架.话不多说,上货. 之前也有图像处理相关方面的文章,这里超链接几篇,给各 ...
基于FPGA的数字视频信号处理器设计（下）
基于FPGA的数字视频信号处理器设计(下) 今天给大侠带来基于FPGA的数字视频信号处理器设计,由于篇幅较长,分三篇.今天带来第三篇,下篇,程序测试与运行.话不多说,上货. 导读图像是用各种观测系统 ...

基于FPGA的数字秒表设计

基于FPGA的数字秒表设计相关推荐

最新文章

热门文章