cortex-R52 CPU的功耗管理之power gating(电源门控)

最近在看CORTEX-R52文档时，了解了一下该处理器功耗管理相关的内容，这里记录一下power gating的部分，并加上一些自己的理解。

1.概述

power gating是一种直接关闭芯片上某一部分电路电源，以彻底节省该电路功耗(包括静态功耗和动态功耗)的方法。虽然ARM在发布处理器IP时，会给出推荐的power domain划分和电源管理方式，但具体的实现还是取决于芯片设计者实际确定的power domain划分及PMU(电源管理单元)的设计。
大多数情况下，关闭处理器的电源这一操作是由软件和硬件共同完成的（即由软件发出指令，硬件完成具体的关电动作），软件在决定关闭处理器电源前，应当保证处理器处于所预期的状态，这可能需要先执行一系列其他的准备工作，比如将某些不希望丢失的寄存器值或TCM(tightly coupled memory, 用于在R系列处理器中执行一些对延时要求很低的任务，内嵌于处理器中）中的某些内容存放到芯片中不会掉电的存储器中。完成准备工作后，软件应执行WFI(wait for interrupt)指令以停止处理器的指令执行和对外的数据访问，随后处理器会通过对外的LPI(Low-Power Interface, 低功耗接口)告知PMU，处理器已经处于静态(quiescent)并且不会被中断唤醒，此时PMU才可以关闭处理器的电源(通常是通过关闭相应的power switch)。

2.power domain划分

ARM推荐的R52 power domain划分，主要包括两个层次，PDCPU domain包括单个CPU core以及它的cache（包括L1 I-cache和D-cache），TCM，debug逻辑，ETM等，PDTOP覆盖了整个cluster，包括1-4个CPU core，以及外围的GIC，debug，AXI slave(用于从外部访问TCM)，debug等逻辑。这样的划分方式可以使用户控制整个cluster的电源，或单独控制某个core的电源。下图给出了一个由4个core组成的cluster中，power domain的划分示意图。

3.R25 LPI

每个CPU core都有自己的P-channel LPI(low power interface)，且各个core的LPI相互独立。PMU可以通过LPI的COREPSTATEx使CPU进入可以安全断电的状态，CPU也可以通过LPI的COREPACTIVEx信号来告知PMU是否可以进行断电操作或者CPU是否需要上电。
每个P-channel支持两种CPU的power状态：
1）RUN(COREPSTATEx=0)
core可以执行通常的操作。同时core可以通过WFI,WFE等指令进入并推出低功耗状态。
2）SHUTDOWN (COREPSTATEx=1)
CPU没有在执行指令，处理中断，或进行AXIS访问(用来访问core内部的TCM)及APB接口发出的debug寄存器访问。对AXIS的访问将返回error response；通过APB访问debug寄存器将会返回error response，除非开启了模拟断电(稍后会介绍)的特性。

COREPACTIVEx是一个2bit信号，
bit[1]
在RUN state下，如果core满足以下任意条件，这个bit的值即为1：
• 正在执行指令
• 有该core发出的未完成的数据传输(outstanding transactions)
• 可以处理中断（中断使能没有被关闭）
• 正在处理AXIS或APB的传输
在SHUTDOWN状态下，如果core收到了外部中断或debug power up request，这一bit会变成1.

bit[0]
在 debug no powerdown(DBGPRCR.CORENPDRQ) 或debug powerup request (EDPRCR.COREPURQ, TRCPDCR.PU) 被设为1时，这一bit将变为1，在这种情况下，PMU只能对该core进行模拟断电，而不能真正切断其电源。

4.断电流程

1.将需要保存的处理器状态或数据保存到不会断电的存储器中
2.关闭ICC_IGRPEN0和ICC_IGRPEN1的中断使能，设置GIC
distributor中对该core的wake-up request（通过GICR_WAKER 寄存器.
3.执行ISB指令，保证前两步的操作均完成
4.配置SOC中关于本core的power control寄存器
5.执行WFI指令

在上述步骤4中的寄存器被在配置后，PMU将执行以下操作：
1.等待COREPACTIVEx[1]变为0.
2.通过LPI发出使core进入SHUTDOWN状态的request.
3. 如果LPI的request成功（具体协议参照reference 1），则可以将该core断电

5.上电流程

如果COREPACTIVEx[1]变为1，或者SOC中有其他上电事件，则PMU需要通过以下流程将core上电：
1.将复位信号nCPUPORESETx ，nCORERESETx置0
2.打开core对应power domain的power switch，将其上电
3.通过LPI发出使core进入RUN状态的request
4.将复位信号nCPUPORESETx ，nCORERESETx置1（释放），步骤3中的request将被接受，处理器从reset handler开始执行指令。

6.模拟断电

当CPU正常断电时，内部的debug寄存器也会断电被丢失原有信息，包括已经设置的断点(breakpoint)和监视点(watchpoint)，软件在重新上电后读取EDPRSR.SPD的值将为1，表示debug寄存器内容已丢失。为了debug power control相关的软件，引入了模拟断电的概念。

模拟断电中的软件流程和正常断电的软件流程相同，但PMU的行为会有所不同。调试器(debugger)可以通过配置DBGPRCR.CORENPDRQ来使能模拟断电，配置后COREPACTIVEx[0]会变为1，PMU检测到该bit后，在第四和第五节流程的基础上，将不再操作power switch，cpu也就不会真正被断电，debug寄存器的内容将被保留。在执行模拟上电流程，core进入run state后，读取EDPRSR.SPD的值将为0，表示debug 寄存器的内容没有丢失。

reference

1)Low Power Interface Specification Arm Q-Channel and P-Channel Interfaces
2)Arm Cortex-R52 Processor Technical Reference Manual