后端基础概念：各种OCV一网打尽（上篇）

芯片在实际生产中，同一片晶圆上的不同区域的芯片，因为各种外部条件和生产条件的变化(variation)，比如：工艺(Process)，电压(Voltage)，温度(Temperature)等，可能会产生不同的误差从而导致同一块晶圆上某些区域上的芯片里的晶体管整体速度变快或变慢，因此有了corner的概念。而与此同时，在同一块芯片上的不同区域，也会因为上述因素而有进一步的差异(variation)，因此产生了OCV (On Chip Variation)的概念。

在设计中引入OCV的目的在于从设计角度考虑芯片在实际生产中可能出现的各种差异(variation)，从而适度增加设计余量(margin)，减少不必要的设计悲观量(pessimism)。那么在实际中是如何将OCV带入design的呢？

从OCV的概念出现至今，随着工艺的发展，OCV也经历了如下的一系列进化：

那么它们都是什么意思呢？在设计中又有什么不同呢？在详细解说之前我们先考虑以下一条timing path的setup分析：

在理想情况下，我们假设所有cell和net在实际生产后其delay都和我们设计中通过库和rc寄生参数计算出来的数值完全一样，那么setup应满足如下条件（如此处有疑问请复习一下setup hold的概念）：

然而，在实际生产中，由于各种variation可能会出现如下情况：

此时的setup分析变成了下面的样子：

在x, y, z都是正数的时候，只满足理想状况下setup的电路是不一定能够满足上述条件的。这样就会导致实际生产出来的芯片有一定的概率不能满足需要的频率等条件，严重的甚至会导致芯片失效而降低良率。那么对此我们有什么解决办法呢？

OCV (On Chip Variation)

这是针对上述问题提出的第一个方法。它的基本理念是，对launch, capture和data line上的cell或者net加一个固定的derate数值，使得setup和hold等时序约束比理想状况更加悲观从而能够覆盖部分实际生产中所产生的variation。实际设计中的效果如下：

可以看到，对于launch clock，加上一个统一的大于1的derate值，就会在timing report中反映出来，相应的delay也会在原始值的基础上乘以这个derate值。

对于capture clock line，相应地就会加上一个小于1的derate来计算delay。通过这样的方法来让时序约束更加悲观，以此来覆盖生产中和实际应用中的各种variation，提高良率。

AOCV (Advanced On Chip Variation)

AOCV的概念之所以被提出来，是由于OCV存在以下缺点：在实际中的variation，绝少是一个统一的数值，而大概率是服从正态分布的。以一条timing path的data line为例，可能并不是所有的cell都因为variation而变慢或变快，而是大部分variation较小，少量variation较大。如果我们采用OCV的方式，就会引入不必要的悲观量使得设计更难收敛，同时可能增加不必要的面积和功耗。

针对这个问题，AOCV提出：对于一条path上，级数越多其variation分布越接近正态分布，因而这条path整体的variation也越小。在实际设计中，会根据一条line上cell的级数不同而设置不同的dereate值。实现这中设置的方法，是通过一种AOCV table来查表决定。这种table文件的内容格式大致如下：

有些AOCV表是depth和distance而对应derate数值的二维查表，有些只是depth对应derate的一维查表，上述例子属于后者。我们可以看出，级数(depth)越深，对应的derate越小。通过这种方式来剔除部分不必要的悲观量，使得设计在尽量覆盖实际情况的前提下更加容易收敛。

今天的OCV和AOCV就讲到这里。下篇将解说POCV和LVF的具体内容，敬请关注！

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