环境

软件：ISE 14.7

关键逻辑

偶数分频

分频系数scaler为偶数，采用上升沿(或下降沿)触发计数到scaler/2时反转状态，实现占空比50%的偶数分频信号。

signal clk_div:bit:='0';
signal count:integer:=0;constant scaler:integer :=2;
constant scaler_half:integer := scaler/2;process(clk)
beginif(clk'event and clk = '1') then count <= count+1;if(count <= scaler_half-1) thenclk_div <= '1';elsif(count < scaler-1) thenclk_div <= '0';elsecount <= 0;clk_div <= '0';end if;end if;
end process;

二分频仿真结果：

奇数分频

分别采用上升沿触发和下降沿触发的方式，可以得到相隔半个clk周期的两个信号，对结果进行与运算，实现占空比50%的奇数分频信号。

三分频仿真结果：

Code

clk：原始时钟信号
scaler：分频系数(8-bits integer)
clk_div：分频时钟信号

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;entity cycle_divider isPort ( clk : in  bit;scaler : in integer range 0 to 64;clk_div : out  bit);
end cycle_divider;architecture Behavioral of cycle_divider issignal p_clk_div:bit:='0';
signal n_clk_div:bit:='0';
signal p_count:integer range 0 to 64:=0;
signal n_count:integer range 0 to 64:=0;signal even:integer range 0 to 1:=0;
signal hcount:integer range 0 to 32:=0;begineven <= scaler rem 2;hcount <= (scaler - even) / 2 -1;with (even * scaler) selectclk_div <= p_clk_div when 0,clk when 1,p_clk_div or n_clk_div when others;process(clk,scaler)beginif(scaler > 0) thenif(clk'event and clk = '1') then p_count <= p_count+1;if(p_count <= hcount) thenp_clk_div <= '1';elsif(p_count < scaler-1) thenp_clk_div <= '0';elsep_count <= 0;p_clk_div <= '0';end if;elsif(clk'event and clk = '0') then n_count <= n_count+1;if(n_count <= hcount) thenn_clk_div <= '1';elsif(n_count < scaler-1) thenn_clk_div <= '0';elsen_count <= 0;n_clk_div <= '0';end if;end if;end if;end process;
end Behavioral;

总结

对于硬件来说，时钟是一个重要的信号。一般分频通过硬件的分频电路来实现，本次实验通过软件来实现任意频率的分频也是一个不错的练习。

参考文档

FPGA利用待分频时钟实现任意分频

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