[Verilog]半减器，全减器设计

题目描述：用Verilog语言设计一位半减器，然后在该半减器的基础上利用元件调用的方法设计一位全减器。

1）半减器真值表如表1。

输入被减数（x）	输入减数（y）	减法差值输出（diff）	减法借位标志输出（s_out）
0	0	0	0
1	1	0	0
1	0	1	0
0	1	1	1

表1 半减器真值表

半减器原理：两个二进制数相减叫做半减，实现半减器操作的电路称为半减器，半减器用于计算两比特X和Y的减法，输出结果diff和减法借位标志输出s_out

半减器功能仿真

说明：半减器逻辑表达式 diff=x xor y s_out=x’ y（xor表示异或）

半减器仿真结果：

半减器源代码：

module half_subtractor

(input x,y, //输入x,y

output reg diff,s_out); //输出减法差值diff和减法借位标志输出s_out

always @(x,y)

begin case({x,y}) //用case语句描述真值表

2‘b00: begin diff=0 ; s_out=0 ; end

2‘b01: begin diff=1 ; s_out=1 ; end

2‘b10: begin diff=1 ; s_out=0 ; end

2‘b11: begin diff=0 ; s_out=0 ; end

endcase

end

endmodule

全减器原理：全减器不同于半减器在于，全减器输入来自低位的借位Bi（Borrow input），另外两个输入Xi，Yi，输出为Di和向高位的借位Bo。

全减器真值表：

全减器功能仿真

全减器仿真结果:

说明：全减器逻辑表达式 diff=x xor y xor sub_in sub_out=x’sub_in+x’y+y sub_in(xor表示异或)

用模块例化方式设计全减器：

module full_subtractor

(input x,y,sub_in,

output diff,sub_out);

wire d,e,f; //用于内部连接的节点信号

half_subtractor u1(x,y,d,e); //半减器例化，采用位置关联方式

half_substractor u2(d,sub_in,diff,f);

or u3(e,f,sub_out); //或门例化

endmodule

module half_subtractor //半减器模块

（input x,y,

output diff,s_out);

assign diff=x^y;

assign s_out=(~x)&y;

endmodule

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