//1ms计数器
always@(posedge sys_clk or negedge sys_rest_n)
if (!sys_rest_n)
cnt_1ms <= 10'b0;
else if(cnt_1us == CNT_1US_MAX && cnt_1ms ==CNT_1MS_MAX)
cnt_1ms <= 10'b0;
else  if (cnt_1us == CNT_1US_MAX)
cnt_1ms <= cnt_1ms +1'b1;
else
cnt_1ms <= cnt_1ms;

关于1ms清零的条件有两个,一个是1ms计时器计数到CNT_1MS_MAX,如果此时直接清零,那第9个时钟周期不足一个CNT_1US_MAX。如下图展示

如果没有cnt_1us == CNT_1US_MAX这个条件,ms计时器在(1)处就应该清零,第九个时钟周期不足一个CNT_1US_MAX。因为有了cnt_1us == CNT_1US_MAX这个条件,所以在(2)处才清零的。


  1. 在黄线之前 rest_n=0,根据设计文件, 1us 1ms 1s三个计时器、en使能信号、led_out输出信号都为0。在黄线时,rest_n信号释放 变为高电平 由于是时许逻辑,到了下一个clk时钟沿 ,1us计数器开始计数,1ms和1s计数器没有达到计数条件,先不变。

为什么1us计数器不在rest_n刚释放时就开始计数?

因为此时识别到的rest_n是上升沿前一时刻的rest_n的值,是低电平,不具备开始计数的条件。

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