CPLD/FPGA四位七段数码管动态扫描

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity test3 is
port(clk:in std_logic;y:out std_logic_vector(6 downto 0);--段选bt:out std_logic_vector(1 downto 0));--位选
end test3;
architecture ss of test3 is
signal sel:std_logic_vector(1 downto 0);
signal data:integer range 0 to 15;
begin
process(sel)
begin
case sel is
when "00"=>data<=1;
when "01"=>data<=2;
when "10"=>data<=3;
when "11"=>data<=4;
when others=>null;
end case;
end process;process(clk)
begin
if clk'event and clk='1' then
sel<=sel+1;
end if;
bt<=sel;
end process;
process(data)
begin
case data is
when 0 => y <="1111110";
when 1 => y <="0110000";
when 2 => y <="1101101";
when 3 => y <="1111001";
when 4 => y <="0110011";
when 5 => y <="1011011";
when 6 => y <="1011111";
when 7 => y <="1110000";
when 8 => y <="1111111";
when 9 => y <="1111011";
when 10 => y <="1110111";
when 11 => y <="0011111";
when 12 => y <="1001110";
when 13 => y <="0111101";
when 14 => y <="1001111";
when 15 => y <="1000111";
when others=>y<="XXXXXXX";
end case;
end process;
end ss;

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