二十四进制加法计数器并用数码管显示

二十四进制（BCD码）加法计数器并用数码管显示

`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2020/11/09 19:37:50
// Design Name:
// Module Name: cnt24
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//module second(
input wire clk,
output reg sec);
reg [27:0]q1;
always @(posedge clk)begin if(q1==50000000)beginq1<=0;sec<=~sec;endelseq1<=q1+1;end
endmodulemodule cnt24(
input wire clk,
output reg [3:0] cnt60_L,
output reg [3:0] cnt60_H,
output reg carry);initial begincnt60_L=2;cnt60_H=2;endalways @(posedge clk)begincarry<=0;cnt60_L<=cnt60_L+1;if(cnt60_L==9)begincnt60_L<=0;cnt60_H<=cnt60_H+1;end if(cnt60_H==2 && cnt60_L==3)begincnt60_L<=0;cnt60_H<=0;carry<=1;endend
endmodulemodule top(input wire clk,output wire [3:0] second_L,output wire [3:0] second_H);wire jinwei;second U0(.clk(clk),.sec(jinwei));cnt24 U1(.clk(jinwei),.cnt60_L(second_L),.cnt60_H(second_H));
endmodulemodule x7seg_4bit(
input clk,
input rst_n,
//input [7:0] x,      //等待显示的BCD码
output reg [6:0] a_to_g, //段信号
output reg [1:0] an  //位选信号
);
wire [3:0]L;
wire [3:0]H;top zhuogege(
.clk(clk),
.second_L(L),
.second_H(H)
);
wire [7:0]x={H,L};
//x={H,L};
//时钟分频 计数器
reg [19:0] clkdiv;
always @(posedge clk or negedge rst_n)
beginif(!rst_n)clkdiv<=20'd0;elseclkdiv<=clkdiv+1;
end
/*利用计数器自动溢出时间，即就是clkdiv从0~11111111111111111111循环计数，
则clk[19]会在0~1之间以5.24ms为时间间隔变化  2^19=524288
（即后19位全0到全1的计数时间）
*///bitcnt: 位扫描信号 0~1循环变化 扫描周期 5.24ms    控制总扫描时间不超过10ms，单个数码管显示时间约为5ms
wire  bitcnt;
assign bitcnt=clkdiv[19];//an:位选信号产生，高有效
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)an=2'd0;
elsecase(bitcnt)1'd0:an=2'b01;1'd1:an=2'b10;endcase
end//digit 当前带显示的数字reg [3:0]digit;
always @(posedge clk or negedge rst_n)
begin
if (!rst_n)digit=4'd0;
elsecase(bitcnt)2'd0:digit=x[3:0];2'd1:digit=x[7:4];default:digit=4'd0;endcase
end//a_to_g: 段码信号，共阴极数码管，段码高有效。 7段译码表
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)a_to_g=7'b1111111;
elsecase(digit)0:a_to_g=7'b1111110;//段码位序由高到低为a-g1:a_to_g=7'b0110000;2:a_to_g=7'b1101101;3:a_to_g=7'b1111001;4:a_to_g=7'b0110011;5:a_to_g=7'b1011011;6:a_to_g=7'b1011111;7:a_to_g=7'b1110000;8:a_to_g=7'b1111111;9:a_to_g=7'b1111011;default:a_to_g=7'b1111110;endcase
end
endmodule

备注：本代码由西安交通大学电气工程及其自动化专业学生使用，如有侵权，联系作者删除。本代码为西安交通大学学生备忘而用。
如果有共同爱好者，可以一起学习
qq：2685783428

如果代码有用，请尽情的点赞和打赏即可
白嫖不可取哦，亲(づ￣3￣)づ╭❤～

二十四进制加法计数器并用数码管显示相关推荐

用74ls90组成二十四进制计数器_一个厉害的芯片芯片74LS190同步计数器可以做加法也可以做减法...
74LS190是同步十进制加/减计数器(又称可逆计数器), 漂亮的主板它依靠加/减控制端的控制来实现加法计数和减法计数. CPU CO/BO:进位输出/借位输出端: CP:时钟输入端: CT:计数 ...
用74ls90组成二十四进制计数器_CD4017是什么？十进制计数器分频器CD4017的逻辑功能呢？...
一.CD4017功能概述 CD4017是5位Johnson十进制计数器分频器,时钟输入端的斯密特触发器具有脉冲整形功能,对输入时钟脉冲上升和下降时间无限制,CD4017 提供了16 引线多层陶瓷双列直 ...
用74ls90组成二十四进制计数器_减法计数器的组成以及原理
异步二进制减法计数器如图1-1所示减法计数器的结构原理 1-1减法计数器的结构原理该计数器是一个3位二进制异步减法计数器,它与前面介绍过的3位二进制异步加法计数器一样,是由3个JK触发器组成,其 ...
制作二十四进制的时钟特效（JavaScript）
1. 任务要求 1)Date对象的使用: 2)document.getElementById("").innerHTML的使用: 3)setInterval()方法或setTime ...
同步四进制加法计数器(JK)
异步四进制加法计数器
线上实验6进制加法计数器
实验目的 1.1 计数器设计目的 1) 每隔 1s,计数器增 1:能以数字形式显示时间. 2) 熟练掌握计数器的各个部分的结构. 3) 计数器间的级联. 4) 不同芯片也可实现六十进制. 1.2 ...
74160ENT引脚设计法接成1000进制加法计数器
之前和大家介绍了如何用74160ENT引脚设计法接成100进制加法计数电路, 下面我将解析该如何用74160ENT引脚设计法接成1000进制加法计数电路. 题目: 用3片74160.2片与门接成100 ...
74160ENT引脚设计法接成100进制加法计数器
之前和大家分享了同步置数法和异步清零法, 这里再和大家介绍另一种方法--ENT引脚设计法. 在开始设计前, 我们要明确ENT引脚和ENP引脚的作用: 当ENT=ENP=1时, 74160开始计数; 当 ...

二十四进制加法计数器并用数码管显示

二十四进制加法计数器并用数码管显示相关推荐

最新文章

热门文章

二十四进制 加法计数器 并用数码管显示

二十四进制 加法计数器 并用数码管显示相关推荐

最新文章

热门文章

二十四进制加法计数器并用数码管显示

二十四进制加法计数器并用数码管显示相关推荐