FPGA23 PLL 锁相环使用及应用（专题： PLL 的应用场景）
FPGA23 PLL 锁相环使用及应用（专题： PLL 的应用场景）
锁相环的作用：
①即锁相环的一大作用就是对输入时钟进行分频和倍频，以得到更高或更低频率的时钟信号，以供逻辑电路使用(注：接触过STM32、其它单片机的可能有所了解)。
②另外，除了对时钟信号的频率进行调节，还可以对同一PLL生成的多个时钟的相位进行控制，以保证两个时钟域的逻辑工作时有确定的时间（相位）差。
应用领域 :
①降低功耗
在FPGA系统设计中，几乎所有地方都可以用到PLL，也有些地方是非用到PLL不可。在某些对系统时钟频率没有固定要求的系统中，外部晶振输入的时钟可以直接作为逻辑驱动时钟，也可以通过PLL将该时钟进行降频，以得到较低的工作时钟，在不影响系统功能实现的前提下降低系统功耗。
②获取指定频率时钟
另外一些应用，则必须在指定频率的时钟信号下才能正常工作，常见于通信协议类应用，如以太网、USB、PCIE等等，在这些应用中，必须使用指定频率的时钟信号，如果没有刚好满足条件的外部时钟源，则必须通过片内PLL生成相应的时钟信号来进行驱动。在某些实时性要求较高的应用中，如数字信号处理，图像处理等等，提高系统工作时钟能够提升系统的性能，这一类应用中，也往往使用PLL进行倍频和分频，以得到较高频率的时钟，用以提升系统整体性能。
③获取不同相位（进行相位移动）
再有一个常见的应用就是生成两路频率相同，相位不同的时钟供SDRAM控制器和SDRAM芯片使用。根据SDRAM芯片的工作原理，SDRAM控制器的工作时钟和SDRAM芯片的工作时钟需要保持180°的相位差才能保证正确的读写数据。所以这里就可以使用PLL的相位控制功能来产生两路相位不同的时钟，以分别供控制器和SDRAM芯片使用。
Altera 不同系列的FPGA,提供了不同的特性的PLL,包括增强型(Enhanced)、快速型(Fast)、左右型(Left_Right)、顶底型(Top_Bottom)以及Cyclone备代所具备的PLL类型。
以下为目前所有Altera FPGA系列器件对应支持的锁相环类型:
pll基本配置：
配置时钟
配置多路时钟，不使用就直接next，直到出现finish即可。
我们主要是调用IP 核获取不同的时钟频率（eg: 25M 75M 100M 等）
本次实验主要是熟悉配置IP核的操作，进而使用不同的时钟
仿真得到的信号
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