1.1 全加器的设计

description:example of a one-bit full add

module FULLADDR(Cout,Sun,Ain,Bin,Cin);
input        Ain,Bin,Cin;
output       Sun,Cout;wire         Sum;
wire         Count;
assign       Sum=Ain^Bin^Cin;
assign       Cout=(Ain&Bin)|(Bin&Cin)|(Ain&Cin);
endmodule

1.2 数据通路

1.2.1 四选一的多路选择器

description:：example of a mux4-1

module MUX(C,D,E,F,S,Mux_out);
input             C,D,E,F,;         //input
input    [1:0]    s;                //select control
output            Mux_out;          //resultreg    Mux_out;                    //mux
always@(C or D or E or F or S)
begincase(S)2`b00:Mux_out=C;2`b01:Mux_out=D;2`b10:Mux_out=f;default:Mux_out=S;endcase
end
endmodule

1.2.2 译码器

description：example of 3-8decoder

module DECODE(Ain,En,Yout);
input                 En;            //input
input     [2:0]       Ain;            //input code
output    [7:0]       Yout;            reg        [7:0]      Yout;
always@(En or Ain)beginif(!En)Yout=8`0;elsecase(Ain)3`b000:Yout=8`b0000_0001;3`b001:Yout=8`b0000_0010;3`b010:Yout=8`b0000_0100;3`b011:Yout=8`b0000_1000;3`b100:Yout=8`b0001_0000;3`b101:Yout=8`b0010_0000;3`b110:Yout=8`b0100_0000;3`b111:Yout=8`b1000_0000;default:Yout=8`b0000_0000;endcaseend
endmodule

1.2.3 优先编码器

description：example of Priority encoder

module PRIO_ENCODE(Cin,Din,Ein,Fin,Sin,Pout);
input                Cin,Din,Ein,Fin;                //input signals
input      [1:0]     Sin;                            //input select contorloutput               Pout;                            //output select resultreg                  Pout;                            //Pout assignment
always@(Sin or Cin or Din or Ein or Fin)
beginif(Sin==2`b00)Pout=Cin;else if(Sin==2`b01)Pout=Din;else if(Sin==2`b10)Pout=Ein;elsePout=Fin;
end
endmodule                                             //module prio_encode

1.3 计数器

description：example of a counter with enable

module COUNT_EN(En,Clock,Reset,Out);
parameter                Width    =8;
parameter                U_DLY=1;
input                    Clock,Reset,En;
output    [Width-1:0]    Out;reg        [Width-1:0]    Out;
always@(posedge Clock or negedge Reset)if(!Reset)Out<=8`b0;else if(En)Out<=#U_DLY Out+1;
endmodule

1.4 算术操作

description：example of a arithmetic include +-*/

module ARITHMETIC(A,B,Q1,Q2,Q3,Q4);
input     [3:0]    A,B;                //input opeartor
output    [4:0]    Q1;                //output sum,with carry bit
output    [3:0]    Q2;                //output sutract result
output    [3:0]    Q3;                //output quotion
output    [7:0]    Q4;                //productreg       [4:0]    Q1;
reg       [3:0]    Q2,Q3;
reg       [7:0]    Q4;                //arithmetic operatealways@(A or B)beginQ1=A+B;Q2=A-B;Q3=A/2;Q4=A*B;end
endmodule

1.5 逻辑操作

description:example of a relational operate

module RELATIONAL(A,B,Q1,Q2,Q3,Q4);
input        [3:0]        A,b;            //operator
output                    Q1,Q2,Q3,Q4;    //resultreg                        Q1,Q2,Q3,Q4;    //comparealways@(A or B)beginQ1=A>B;Q2=A<B;Q3=A>=B;if(A<=B)Q4=1;elseQ4=0;end
endmodule

1.6 移位操作

description:example of a shifter

module SHIFT(Data,Q1,Q2);
input         [3:0]        Data;
output        [3:0]        Q1,Q2;parameter    B=2;
reg          [3:0]        Q1,Q2;always@(Data)baginQ1=Data<<B;Q2=Data>>B;end
endmodule

1.7 时序器件

一个时序器件（指触发器或锁存器）就是一个一位存储器。锁存器是电平敏感存储器件，触发器是沿触发存储器件。

触发器也称寄存器，在程序中体现为对上升沿或下降沿的探测，Verilog中如下方式表示

（posedge Clk）——————上升沿

（negedge Clk）——————下降沿

下面给出不同类型触发器的描述

1.7.1 上升沿触发的触发器

description:example of a rising flip-flop

module DFF(Data, Clk,Q);
input         Data,Clk;
output        Q;reg            Q;always@(posedge Clk)Q    <= Data;
endmodule

1.7.2 带异步复位，上升沿触发的触发器

description:example of a rising edge flip-flop with asynchronous reset

module DFF_ASYNC_RST(Data,Clk,Rest,Q);
input         Data,Clk,Reset;
output        Q;parameter    U_DLY=1;reg           Q;always@(posedge Clk or negedge Reset)if(~Reset)Q    <=    #U_DLY 1`b0;elseQ    <=    #U_DLY Data;
endmodule

1.7.3 带异步置位，上升沿触发的触发器

description:example of a rising edge flip-flop with asynchronous preset

module DFF_ASYNC_PRE(Data,Clk,Preset,Q);
input             Data,Clk,Preset;
output            Q;
parameter         U_DLY=1;
reg               Q;
always@(posedge Clk or negedge Preset)if(~Prest)Q    <=    #U-DLY 1`b1;elseQ    <=    #U_CLY Data;
endmodule

1.7.4 带异步复位和置位，上升沿触发的触发器

description:example of a rising edge flip-flop with asynchronous reset and preset

module DFF_ASYNC(Data,Clk,Reset,Prest,Q);
input            Data,Clk,Reset,Preset;
output           Q;
parameter        U_DLY=1;reg               Q;always@(posedge Clk or negedge Reset or posedge Preset)if(~Reset)Q    <=    1`b0;else if(Preset)Q    <=    1`b1;elseQ    <=    #U_DLY Data;
endmodule

1.7.5 带同步复位，上升沿触发的触发器

description:example of a rising edge flip-flop with synchronous reset

module DFF_SYNC_RST(Data,Clk,Reset,Q);
input                Data,ClK,Reset;
output               Q;
parameter            U_DLY=1;
reg                  Q;
always@(posedge Clk)if(~Reset)Q    <=    #U_DLY 1`b0;elseQ    <=    #U_DLY Data;
endmodule

1.7.6 带同步置位，上升沿触发的触发器

description:example of a rising edge Flip-Flop with synchronous preset

module DFF_SYNC_PRE(Data,Clk,Preset,Q);
input            Data,Clk,Preset;
output           Q;
parameter        U_DLY=1;
reg              Q;
always@(posedge Clk)if(~Preset)Q    <=    #U_DLY 1`b1;elseQ    <=    #U_DLY Data
endmodule

1.7.7 带异步复位和时钟使能，上升沿触发的触发器

description:example of a Rising Edge Flip-Flop with Asynchronous Reset

module DFF_CK_EN(Data,Clk,Reset,En,Q);
input            Data,Clk,Reset,En;
output           Q;
parameter        U_DLY=1;
reg              Q;always@(posedge Clk or negedge Reset)if(~Reset)Q    <=    1`b0;else if(En)Q    <=    #U_DLY Data;
endmodule

1.8 ALU

description:example of a 4-bit Carry Look Ahead ALU

module ALU(A,B,Cin,Sum,Cout,Operate,Mode);      //input signals
input         [3:0]         A,b;                //two operands of ALU
input                       Cin;                //carry in at the LSB
input         [3:0]         Operate;            //determine f(.) of sum=f(a,b)
input                       Mode;     //arithmetic(Mode=1`b1) or logic operation(Mode=1`b0)
output        [3:0]         Sum;                //result of ALU
output                      Cout;               //carry produced by ALU operation//carry generation bits and propogation bits.
wire          [3:0]        G,P;//carry bits ;
reg           [2:0]        C;//funtion for carry generation:
function geninput                   A,B;input      [1:0]        Oper;begincase(Oper)2`b00:gen=A;2`b01:gen=A&B;2`b10:gen=A&(~B);2`b11:gen=1`b0;endcaseend
endfunction//function for carry propergation:
function propinput                    A,B;input         [1:0]      Oper;begincase(Oper)2`b00:prop=1;2`b01:prop=A|(~B);2`b10:prop=A|B;2`b11:prop=A;endcaseend
endfunction//producing carry generation bits;
assign G[0]=gen(A[0],B[0],Oper[1:0]);
assign G[1]=gen(A[1],B[1],Oper[1:0]);
assign G[2]=gen(A[2],B[2],Oper[1:0]);
assign G[3]=gen(A[3],B[2],Oper[1:0]);//producing carry  propogation bits
assign P[0]=pro(A[0],B[0],Oper[3:2]);
assign P[1]=Pro(A[1],B[1],Oper[3:2]);
assign P[2]=Pro(A[2],B[2],Oper[3:2]);
assign P[3]=Pro(A[3],B[3],Oper[3:2]);//producing carry bits with carry-look -ahead;
always@(G or P or Cin,Mode)beginif(Mode)beginC[0]=G[0]|P[0] & Cin;C[1]=G[1]|P[1] & G[0]|P[1] & P[0] & Cin;C[2]=G[2]|P[2] & G[1]|P[2] & P[1] & G[0]|P[2] & P[1] & P[0] & Cin;Cout=G[3]|P[3] & G[2]|P[3] & P[2] & G[1]|P[3] & P[2] & P[1] & G[0]|P[3] & P[2] & P[1] & P[0] & Cin;endelsebeginC[0]=1`b0;C[1]=1`b0;C[2]=1`b0;Cout=1`b0;endend//calculate the operation results;
assign Sum[0]=(~G[0]&P[0])^Cin;
assign Sum[1]=(~G[1]&P[1])^C[0];
assign Sum[2]=(~G[2]&P[2])^C[1];
assign Sum[3]=(~G[3]&P[3])^C[2];
endmodule

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