vcs -xprop的理解

一、vcs -xprop简介
https://www.synopsys.com/zh-cn/verification/simulation/vcs-xprop.html
Verilog 和 VHDL 常用于数字设计建模。设计人员使用 RTL 构造描述硬件行为。然而，某些 RTL 仿真语义不足以准确地为硬件行为建模。因此，相比实际硬件行为，仿真结果要么太过乐观，要么太过悲观。
因为这些语义限制，Verilog 和 VHDL RTL 仿真器会忽略掉控制信号上的X不定态，在输出上会分配一个固定的数值。这样造成的结果就是，由于缺少X的传播， RTL 仿真器往往无法检测到和 X态相关的设计问题。然而，同样的设计问题可以在门级仿真中检测出来，因此许多时候必须运行大量的门级仿真，只是为了调试 X 相关问题。现在VCS在RTL阶段提供了的全新 X 传播（X-propagation）支持，使用该技术，工程师可以节省大量用于调试RTL和门级仿真的X建模的差异上的时间和精力。
VCS Xprop 旨在帮助寻找 RTL 中的 X 相关问题，减少对冗长的门级仿真的需求。两种 HDL 语言，Verilog 和 VHDL 的条件构造仿真语义都不足以精确地为未初始化的寄存器和上电复位值中固有的模糊性建模。当建模为 ‘X’ 值的不确定状态成为控制表达式时，这些问题格外棘手。
启用 VCS Xprop 时，突出的仿真差异最常见的来源之一就是不正确的初始化序列。该行为通常因为复位/时钟信号从 0 转换至 X、从 1 转换至 X，或反之亦然。如果触发器对时钟信号的上升沿敏感，X 到 1 的转换将触发触发器，当使用 Verilog 上升沿或传统 VHDL 触发器行为代码进行编码时，输入值传递至输出，代码为：clk’event 和 clk’1’。相反，如果触发器使用 VHDL rising_edge(event) 构造编码，则触发器将不会加载新值。实际上，Verilog 构造以及一种 VHDL 构造认为 X 到 1 的转换为真，而其他 VHDL 构造认为假。然而，在 VCS Xprop 仿真中，同样的时钟转换将导致触发器合并输入和输出，从而可能导致未知的值。因此，要想有效地将新值加载到触发器，您必须确保时钟信号的值有效且稳定，这样的情况将通过启用 VCS Xprop 的仿真显示在 RTL 运行中。
二、仿真选项
如果不定义-xprop，则vcs 为vmerge mode，为典型的verilog behavior。
-xprop=tmerge，则vcs为tmerge mode，更接近实际的电路行为，也是使用比较多的。如果定义-xprop，则default 为tmerge mode。此模式下x态会传播一段路径后终结。
-xprop=xmerge，则vcs为xmerge mode，更悲观的一种行为，此行为下x态会一直传播。
-xprop是用来解决控制信号x态暴露问题的。
可以参考vcs user guide中Using X-Propaon章节。
VCS Xprop Introduction
The VCS Xprop simulator provides an effective simulation model that allows Xprop problems to be exposed by standard RTL simulations.
The VCS Xprop simulator provides two built-in merge modes that you can choose at either compile time or runtime:
==xmerge mode ==: This mode is more pessimistic than a standard gate-level simulation.
==tmerge mode ==: This mode is closer to actual hardware behavior and is the more commonly used mode.The merge result yields X when all output values of logic 0 and logic 1 control signal are different, similar to a ternary operator.
vmerge mode : This mode is the classic Verilog (optimistic) behavior, which effectively disables the enhanced Xprop semantics
The -xprop compile-time option is used to enable Xprop and to specify the merge mode at run time. By default, VCS uses the tmerge merge mode.
Following is the syntax of the -xprop option:

vcs -xprop[=tmerge|xmerge|xprop_config_file]
[-xprop=flowctrl]
[-xprop=nestLimit=<limit>]
other_vcs_options

The merge mode can also be modified at runtime via the $set_x_prop() system task.

Xprop Config file
You can define the scope of the Xprop instrumentation and select the merge mode in the configuration file. The Xprop configuration file is used to define the scope of Xprop instrumentation in a design. The file allows you to specify the design hierarchies or modules to be excluded or included for Xprop.
If you use an Xprop configuration file, by default VCS does not perform Xprop instrumentation. You must use the xpropOn attribute to specify the design hierarchies or modules for Xprop instrumentation.
For instance,

tree { bridge } { xpropOff } ;
instance { top.bridge.cpu } { xpropOn } ;
module { sram } { xpropOff } ;
merge = merge_mode

Compile Time Diagnostic Report
When you compile a design with Xprop enabled, VCS generate reports that record all the statements considered for Xprop instrumentation, whether or not the statements are instrumented, and the reason for statements not being instrumented. Reports are generated with the name xprop.log for Verilog.

Querying X-Propagation at Runtime
You can use the $is_xprop_active Verilog system function to query the X-prop status for a particular module or an entity instance. The function returns an 1 if Xprop is enabled in the current instance
三、ius 仿真器
-xprop C x态传播一段路径后停止；
C模式是如果0&x，那么得出的是0，x态就终结了，类似的1|| x，得出的是1。
-xprop F x态一直传播；
F模式是如果0&x，那么得出的是x，类似的1|| x，得出的是x，x态会一直在。

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