Quartus II 18.0 创建 dcfifo IP 核仿真出现问题 Port 'eccstatus' not found 记录和解决方案

Quartus II 版本如下图所示：18.00 Build 614 04/24/2018 SJ Standard Edition

在工程中例化了一个异步 FIFO 配置信息如下：

仿真时 Modelsim 报出了如下错误：

// # vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cyclonev_ver -L cyclonev_hssi_ver -L cyclonev_pcie_hip_ver -L rtl_work -L work -voptargs="+acc"  FIFO_TEST_TB
// # vsim -gui -l msim_transcript -do "FIFO_TEST_run_msim_rtl_verilog.do"
// # Start time: 14:05:49 on Nov 02,2019
// # Loading work.FIFO_TEST_TB
// # Loading work.FIFO_TEST
// # Loading work.FIFO_IP
// # Loading altera_mf_ver.dcfifo
// # Loading altera_mf_ver.dcfifo_mixed_widths
// # Loading altera_mf_ver.ALTERA_DEVICE_FAMILIES
// # Loading altera_mf_ver.dcfifo_low_latency
// # Loading altera_mf_ver.ALTERA_MF_HINT_EVALUATION
// # Loading altera_mf_ver.dcfifo_dffpipe
// # Loading altera_mf_ver.dcfifo_async
// # Loading altera_mf_ver.dcfifo_fefifo
// # ** Error: (vsim-3389) F:/QuartusII18Prj/FIFO_TEST/HDL/FIFO_IP/FIFO_IP.v(65): Port 'eccstatus' not found in the connected module (10th connection).
// #
// #         Region: /FIFO_TEST_TB/FIFO_TEST_inst/FIFO_IP_inst/dcfifo_component
// # ** Fatal: (vsim-3365) F:/QuartusII18Prj/FIFO_TEST/HDL/FIFO_IP/FIFO_IP.v(65): Too many port connections. Expected 13, found 14.
// #    Time: 0 ps  Iteration: 0  Instance: /FIFO_TEST_TB/FIFO_TEST_inst/FIFO_IP_inst/dcfifo_component File: /build/swbuild/SJ/nightly/15.0/145/l64/work/modelsim/eda/sim_lib/altera_mf.v
// # FATAL ERROR while loading design
// # Error loading design
// # Error: Error loading design
// #        Pausing macro execution
// # MACRO ./FIFO_TEST_run_msim_rtl_verilog.do PAUSED at line 13

Quartus II 编译的时候并没有报错，而且没有警告。

问题描述：

例化的 dcfifo_component 模块中并没有 eccstatus 信号，但是例化的时候存在该信号，编译找不到才会报错。

解决方案，在 FIFP_IP.v 中注释掉 eccstatus 信号。

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