【verilog语法】关于testbench与被测module的输入输出数据类型定义：reg/wire原因

testbench的输入输出数据类型正好与被测模块相反

1、被测module中，输入为wire，输出为reg

输入信号是由模块外部决定的，输入数据的状态是变化的,与外部模块是通过线连接，所以用wire，不用reg

2、testbench中，输入为reg，输出为wire

所谓寄存器类型就是暂存一个数据，保持数据不变。

在testbenchb里定义的A，B输出给被测模块
因此对于testbench来说，A，B是输出，数据需要存储才能输出给被测module，用reg型

在testbenchb里定义的result用来接收从被测模块中输入的数据
因此对于testbenchb来说，result是输入，用导线与被测模块连接，用wire型

也就是说，tb的输出对应着被测模块的输入；tb的输入对应着被测模块的输出

注意：只要是always块内部的变量输出，都用reg型

代码示例

文件名称：alu_tb

`timescale 1ns/1ns      //仿真时间单位/时间精度
`include "alu.v"
module ALU_tb;reg [31:0] A;reg [31:0] B;reg [4:0] sl;               //左移的位数reg [2:0] ALUctr;            //3位ALU控制信号wire [31:0] Result;          //wire zero;                    //零标志位ALU myalu(A,B,sl,ALUctr,Result,zero);always #2 A<=A+1;initialbegin A=32'hffff_fff0;B=0;sl=0;ALUctr=3'b010;#0 B<=1;     //因为begin-end是串行，实际上是第5+5ns开始对b赋值endinitialbegin$monitor($time,,"%d + %d = %d",A,B,Result);#100$finish;end
endmodule

always与reg辨析（转自百度知道）

问：
verilog里面always与reg分别代表什么意思，有什么功用？
为什么只对输出用reg，对输入不用？

答：
首先搞清楚，verilog不是用来编程的软件语言，不要老想着与C/C++对比。
其二，verilog是用来描述硬件的，也就是说你要做什么硬件，先要在脑筋里想好，做到胸有成竹以后，再用verilog描述出来。
有了以上概念，再来可以告诉你答案，你比较容易接受：
always是用来描述电平触发的组合逻辑电路或锁存器，还可以用来描述边沿触发的时序逻辑电路。
reg本来是用来描述寄存器输出的，但实际上与verilog本身的语法有关，这一点个人感觉verilog的语法并不严谨，至少让初学者无所适从。这个语法是：只要是always块内部的变量输出，都用reg型。但正如上面所说的，always块并不总是时序逻辑，有时是组合逻辑，所以reg型变量有时候可能实际上是线网。
所谓寄存器类型就是暂存一个数据，保持数据不变，而输入数据的状态是变化的，只能用作wier型。
由于输入信号是由模块外部决定的，与外部模块是通过线连接的，所以用wire，不用reg。