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'timescale 1ns/1ns
module testbench_name();//时钟和复位reg clk;reg rst_n;//uut的输入信号reg[3:0] din0;reg            din1;......(等信号)//uut的输出信号wire      dout0;wire[4:0] dout1;......(等信号)// 时钟周期，单位是ns，可在此修改时钟周期parameter CYCLE   = 20;//复位时间，此时表示复位3个时钟周期的时间parameter    RST_TIME = 3;//待测试的模块例化module_name uut(.clk    (clk    ),.rst_n    (rst_n  ),.din0 (din0   ),.din1 (din1   ),.dout0    (dout0  ),.dout1    (dout1  )......(等信号));//生成本地时钟50Minitial beginclk   =  0;forever#(CYCLE/2)clk=~clk;end//产生复位信号initial beginrst_n = 1;#2rst_n = 0;#(CYCLE*RST_TIME);rst_n = 1;end//输入信号din0赋值方式initial begin#1;//赋初值din0 = 0;#(10*CYCLE)//开始赋值（开始赋值的语句）end//输入信号din1赋值方式initial begin#1;//赋初值din0 = 0;#(10*CYCLE)//开始赋值（开始赋值的语句）endendmodule

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