1 概述

1.1 时序逻辑电路的特点

功能：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。
电路结构：包含存储电路和组合电路；存储器状态和输入变量共同决定输出。

1.2 时序电路的一般结构形式与功能描述方法

可以用三个方程组来描述：输出方程、驱动方程、状态方程

1.3 时序电路的分类

同步时序电路与异步时序电路
同步：存储电路中所有触发器的时钟使用统一的clk，状态变化发生在同一时刻
异步：没有统一的clk，触发器状态的变化有先有后

Mealy型和Moore型
Mealy型：Y = F(X, Q)，与X、Q有关
Moore型：Y = F(Q)，仅取决于电路状态

2 时序电路的分析方法

从给定电路写出存储电路中每个触发器的驱动方程（输入的逻辑式），得到整个电路的驱动方程。
将驱动方程代入触发器的特性方程，得到状态方程。
从给定电路写出输出方程。

分析时序电路的状态转换表、状态转换图、状态机流程图、时序图等

3 若干常用的时序逻辑电路

3.1 移位寄存器

3.1.1 寄存器

用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。只要求其中每个触发器可置1、置0。

3.1.2 移位寄存器

具有存储 + 移位功能；
因为触发器有延迟时间t_pd，所以CLK上升沿到达时，各触发器按前一级触发器原来的状态翻转，实现了数据依次右移1位。

3.2 计数器

用于计数、分频、定时、产生节拍脉冲等。

分类
按时钟分，同步、异步；
按计数过程中数字增减分，加、减和可逆；
按计数器中的数字编码分，二进制、二-十进制和循环码…
按计数容量分，十进制、六十进制…

3.2.1 同步计数器

3.2.1.1 同步二进制计数器

3.2.1.1.1 同步二进制加法计数器

根据二进制加法运算规则可知：在多位二进制数末位加1，若第 i 位以下皆为1时，则第 i 位应翻转。
若用T触发器构成计数器，则第 i 位触发器输入端 T_i 的逻辑式应为：
T_i = Q_i-1 Q_i-2 … Q₀
T₀ = 1

3.2.1.1.2 同步二进制减法计数器

根据二进制减法运算规则可知：在多位二进数末位减1，若第 i 位以下皆为0时，则第 i 位应翻转。
若用T触发器构成计数器，则第 i 位触发器输入端 T_i 的逻辑式应为：
T_i = Q’_i-1 Q’_i-2 … Q’₀
T₀ = 1

3.2.1.1.3 同步加减计数器

单时钟：加/减脉冲用同一输入端，减脉冲用同一输入端，由加/减控制线的高低电平决定加/减
双时钟

3.2.1.2 同步十进制计数器

3.2.1.2.1 加法技术器

在四位二进制计数器基础上修改，当计到1001时，下一个CLK电路状态回到0000

3.2.1.2.2 减法计数器

对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。

3.2.1.2.3 十进制可逆计数器

基本原理一致，电路只用到基本原理一致，电路只用到0000~1001的十个状态。

3.2.2 异步计数器

3.2.2.1 二进制计数器

3.2.2.1.1 异步二进制加法计数器

在末位+1时，从低位到高位逐位进位方式工作。
原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转。

3.2.2.1.2 异步二进制减法计数器

在末位-1时，从低位到高位逐位借位方式工作。
原则：每1位从“0”变“1”时，向高位发出借位，使高位翻转。

3.2.2.2 异步十进制加法计数器

原理：在4位二进制异步加法计数器上修改而成，要跳过1010～1111这六个状态。

3.2.3 任意进制计数器的构成方法

用已有的N进制芯片，组成M进制计数器。

N > M
计数循环过程中设法跳过N-M个状态。
置零法：同步置零法、异步置零法。
置数法：同步预置数法、异步预置数法。

N < M
若 M = N1 × N2：
先用前面的方法分别接成N1和N2两个计数器。
N1和N2间的连接有两种方式：
并行进位方式，用同一个CLK，低位片的进位输出作为高位片的计数控制信号；
串行进位方式，低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态。

若M不可分解：
先用两片接成 M’> M 的计数器，然后再采用置零或置数的方法。

3.2.4 移位寄存器型计数器

3.2.4.1 环形技术器

3.2.4.2 扭环形技术器

3.2.5 计数器应用实例

3.2.5.1 计数器+译码器 → 顺序节拍脉冲发生器

3.2.5.2 计数器+数据选择器→序列脉冲发生器

4 时序逻辑电路的设计

4.1 同步时序逻辑电路的设计方法

逻辑抽象，求出状态转换图或状态转换表：
确定输入/输出变量、电路状态数；
定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。
按设计要求列出状态转换表，或画出状态转换图。

状态化简：
若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态。等价状态可以合并。

状态分配（编码）：
确定触发器数目；
给每个状态规定一个代码；
（通常编码的取法、排列顺序都依照一定的规律）

选定触发器类型：
求出状态方程、驱动方程、输出方程。

画出逻辑图

检查自启动

5 用可编程逻辑器件实现时序逻辑电路

5.1 可以实现时序逻辑电路的可编程逻辑器件

5.2 用硬件描述语言Verilog HDL描述时序逻辑电路

描述触发器
对时序逻辑电路的描述：组合模块、状态转换模

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