FPGA时序约束与分析（3）--- 虚拟时钟约束

虚拟时钟定义

在一些时序路径中，一些引脚上的数据信号，其同步时钟只存在于外部芯片，并不存在于FPGA器件内。这种情况下，为了时序分析需要定义一个时钟用于描述时序数据引脚的外部时钟信号，这个时钟就称为虚拟时钟。

虚拟时钟通常用于以下情况中的输入或输出延时约束：

时序分析的参考时钟并不是FPGA内部的某个设计时钟（主时钟）。此处时序分析的对象一般是指I/O引脚相关的时序路径。
与FPGA器件的 I/O 路径相关的内部驱动时钟与其板级驱动时钟并不是完全同步的。
设计者希望对 I/O 的驱动时钟指定一些特殊的抖动和延时值，但又不希望影响此时钟在FPGA内部的时钟传输特性。

约束方法

虚拟时钟同样以 create_clock 进行约束定义，但无需指定目标端口或网络。
虚拟时钟必须在被输入或输出延时约束引用前做好定义。

（1）语法：

create_clock -period <period> % 定义时钟周期，单位默认 ns-name <clk_name> % 时钟命名，用于标识定义的虚拟时钟，-waveform {<rise_time> <fall_time>} % 定义占空比，若不指定，则默认占空比为50%，且第一个上升沿为0时刻。单位默认 ns

（2）GUI界面
详细用法请见 FPGA时序约束与分析（1）— 约束工具及相关命令的使用

约束实例

待补充

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