原文地址：简单通用的Makefile（转）作者：黑暗幽灵

本人是一个刚接触嵌入式的菜鸟，因为最近写完程序老要编译，总是要写Makefile，

所以找了一个通用的Makefile，

作者：杨硕,华清远见嵌入式学院讲师。

下面这个Makefile就可以满足这个要求：

　　SRCS = $(wildcard *.c)

　　OBJS = $(SRCS:.c = .o)

　　CC = gcc

　　INCLUDES = -I/home/noah/build_sqlite3/include

　　LIBS = -L/home/noah/build_sqlite3/lib -lsqlite3

　　CCFLAGS = -g -Wall -O0

　　my_app : $(OBJS)

　　$(CC) $^ -o $@ $(INCLUDES) $(LIBS)

　　%.o : %.c

　　$(CC) -c $< $(CCFLAGS)

　　clean:

　　rm *.o

　　大家看这个Makefile和前一个比起来是不是简洁很多，当然理解起来不如上一个那么直观。实际上编写Makefile就是为了提高我们的工作效率，而不是增加我们的工作量。因此Makefile为我们提供了很多强大的功能，比如定义变量，使用通配符等等。只要合理利用，就可以达到事半功倍的效果。

　　下面我们一条一条分析这个Makefile：

　　SRCS = $(wildcard *.c)

　　这条语句定义了一个变量SRCS，它的值就是当前面目录下面所有的以.c结尾的源文件。

　　OBJS = $(SRCS:.c = .o)

　　这里变量OBJS的值就是将SRCS里面所有.c文件编译出的.o目标文件

　　CC = gcc

　　变量CC代表我们要使用的编译器

　　INCLUDES = -I/home/noah/build_sqlite3/include

　　LIBS = -L/home/noah/build_sqlite3/lib -lsqlite3

　　这里指定除了编译器默认的头文件和库文件的路径之外需要额外引用的头文件路径以及库的路径。

　　CCFLAGS = -g -Wall -O0

　　CCFLAGS变量存放的是编译选项

　　my_app : $(OBJS)

　　$(CC) $^ -o $@ $(INCLUDES) $(LIBS)

　　my_app依赖于所有的.o文件，$^代表$(OBJS)，$@代表my_app

　　%.o : %.c

　　$(CC) -c $< $(CCFLAGS)

　　将所有的.c源代码编译成.o目标文件，这样写是不是很省事？

　　clean:

　　rm *.o

　　在执行make clean之后删除所有编译过程中生成的.o文件。

　　这个Makefile就具备灵活的通用性，我们只要对它稍作修改就可以用在自己的工程里面。当然Makefile还有很多强大的功能，需要我们进一步学习。

补充1：=   ：=   ？=    +=

makefile 中 =   ：=   ？=    +=的意义：

= 是最基本的赋值
:= 是覆盖之前的值
?= 是如果没有被赋值过就赋予等号后面的值
+= 是添加等号后面的值

补充2：.PHONY

install:foo
         install   -m  644 foo  /usr/bin
.PHONY: install
 看以上makefile的片段,使用了.PHONY这个目标,下面详细介绍她的用法.
来源:点击打开链接
.PHONY是一个特殊工作目标（special target)
    它用来指定一个假想的工作目标，也就是说它后面的并不是一个实际文件，而且肯定要视为未更新（也就是说条件总是满足，需要处理）
　　PHONY 目标并非实际的文件名：只是在显式请求时执行命令的名字。有两种理由需要使用PHONY 目标：避免和同名文件冲突(防止存在和PHONY执行目标的名称相同的文件,虽然在写比较小的makefile工程的时候看不出来.PHONY的好处,但是当面对一些大工程的时候,.PHONY则显得相当有用)，改善性能。