背景

有时候被叫写一些简单的测试信号，翻来覆去的写。这里我留个底，下次直接复制这些模块。

常用信号

1、//模块功能:产生脉宽可调的周期脉冲信号

//模块功能:产生脉宽可调的周期脉冲信号
`timescale 1ns / 1nsmodule pulse_gen_module # (parameter PULSE_WIDTH_W = 16)(input                     rst,input                     clk,input  [PULSE_WIDTH_W-1:0] width,  // pulse width  这里参数要减去1input  [PULSE_WIDTH_W-1:0] period, // pulse period   这里参数要减去1//最终功能仿真无误output                    pulse);reg [PULSE_WIDTH_W-1:0] period_cnt =  'b0;always @ (posedge clk) begin//: pulse_cnt_procif (rst)period_cnt <=  'b0;elseperiod_cnt <= (period_cnt < period) ? (period_cnt + 1'b1) : 'b0;endreg pulse_r = 1'b0;always @ (posedge clk) begin//: pulse_gen_procif (rst)pulse_r <= 1'b0;elsepulse_r <= (period_cnt <= width) ? 1'b1 : 1'b0;endassign pulse = pulse_r;endmodule

2、产生周期可调的方波信号

always @ (posedge sysclk or negedge rst)beginif(!rst)time_cnt<=0;else if (time_cnt=='d50_000_0)time_cnt<=0;elsetime_cnt<=time_cnt+1'b1;endalways @ (posedge sysclk or negedge rst)beginif(!rst)led_reg<=0;else if(time_cnt=='d50_000_0)led_reg<=~led_reg;elseled_reg<=led_reg;end
assign led=led_reg;
endmodule

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verilog基础篇--常用的信号生成模块

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常用信号

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